[發明專利]Cache RAM與Retention RAM數據交換控制器及實現方法

在審

• 申請號: 202011269917.3
• 申請日: 2020-11-13
• 公開（公告）號: CN112527697A
• 公開（公告）日: 2021-03-19
• 發明（設計）人: 盧鼎
• 申請（專利權）人: 大唐半導體科技有限公司
• 主分類號: G06F12/0831
• 分類號: G06F12/0831;G06F3/06
• 代理公司: 北京慕達星云知識產權代理事務所(特殊普通合伙) 11465
• 代理人: 曹鵬飛

1.一種Cache RAM與Retention RAM數據交換控制器，該數據交換控制器設于CacheRAM與Retention RAM之間，其特征在于，包括：

主控制狀態機，所述主控制狀態機用于控制數據搬運過程；

數據搬運過濾判斷模塊，所述數據搬運過濾判斷模塊與所述主控制狀態機連接，用于判斷數據是否需要執行搬運；

緩存模塊，所述緩存模塊與所述數據搬運過濾判斷模塊連接，用于緩存TAG內容和所搬運的cache line數據；

存儲訪問端口控制模塊，所述存儲訪問端口控制模塊分別與緩存模塊和主控制狀態機連接，用于對各個端口進行讀寫控制；

寄存器文件，所述寄存器文件分別與所述主控制狀態機和所述數據搬運過濾判斷模塊連接，用于存儲寄存器配置命令；

RAM端口，所述RAM端口一端與所述存儲訪問端口控制模塊連接，其另一端與外部的Cache RAM或Retention RAM連接；以及

接口模塊，所述接口模塊一端與寄存器文件和主控制狀態機連接，其另一端的AHBSlave接口通過外部的AHB總線和系統CPU連接，用于接受系統數據換入/換出命令。

2.根據權利要求1所述的一種Cache RAM與Retention RAM數據交換控制器，其特征在于，所述緩存模塊包括TAG緩存單元和cache line行緩存單元，所述TAG緩存單元和所述cache line行緩存單元均與所述數據搬運過濾判斷模塊連接；

所述TAG緩存單元用于緩存部分TAG內容，所述cache line行緩存單元用于緩存所搬運的cache line數據。

3.根據權利要求1所述的一種Cache RAM與Retention RAM數據交換控制器，其特征在于，所述接口模塊包括AHB slave接口單元和中斷接口單元；

所述AHB slave接口單元一端與所述寄存器文件連接，其另一端與AHB總線上的CPU連接，用于接收系統CPU發起的數據換入/換出操作命令；

所述中斷接口單元一端與所述主控制狀態機連接，其另一端與系統CPU連接，用于通知CPU數據搬運結束。

4.根據權利要求1所述的一種Cache RAM與Retention RAM數據交換控制器，其特征在于，所述RAM端口包括第一RAM端口和第二RAM端口，所述第一RAM端口與外部的Cache RAM連接，所述第二RAM端口與外部的Retention RAM連接。

5.根據權利要求1所述的一種Cache RAM與Retention RAM數據交換控制器，其特征在于，所述數據搬運過濾判斷模塊包括：

TAG項索引單元，用于使用邏輯地址中的INDEX域索引獲取TAG項；

標志判定單元，用于判定當前TAG項的有效標志位V是否有效：若當前TAG項的有效標志位V為無效，則此TAG項無效，進入TAG項跳轉單元進行下一項的判斷；若當前TAG項的有效標志位V有效，則繼續進入命中判定單元繼續判斷是否命中；

命中判定單元，用于在當前TAG項為有效標志位V有效時，進一步將當前TAG項與邏輯地址內的邏輯地址TAG域比較，一致則命中，否則未命中；若當前TAG項的有效標志位V無效時，則當前TAG項無效；

搬運啟動單元，用于在所述命中判定單元判定為命中時，將DAT標識所對應的cacheline數據進行搬運；以及

TAG項跳轉單元，用于在所述命中判定單元判定為未命中時，跳過當前TAG項，進行下一TAG項判斷。