[發(fā)明專(zhuān)利]一種開(kāi)關(guān)機(jī)方法、電路及電子設(shè)備

有效

• 申請(qǐng)?zhí)枺?/td>: 202011264610.4
• 申請(qǐng)日: 2020-11-11
• 公開(kāi)（公告）號(hào): CN112462910B
• 公開(kāi)（公告）日: 2022-07-12
• 發(fā)明（設(shè)計(jì)）人: 任東亮;謝長(zhǎng)云;牟道祿
• 申請(qǐng)（專(zhuān)利權(quán)）人: 煙臺(tái)艾睿光電科技有限公司
• 主分類(lèi)號(hào): G06F1/26
• 分類(lèi)號(hào): G06F1/26;G06F1/3234
• 代理公司: 北京市萬(wàn)慧達(dá)律師事務(wù)所 11111
• 代理人: 陳怡

1.一種開(kāi)關(guān)機(jī)方法，所述開(kāi)關(guān)機(jī)方法基于開(kāi)關(guān)機(jī)電路，其特征在于：所述電路包括按鍵、開(kāi)機(jī)控制芯片、FPGA處理器、或門(mén)電路以及電源芯片；

其中，所述開(kāi)機(jī)控制芯片以及所述FPGA處理器連接在所述按鍵與所述或門(mén)電路之間，所述或門(mén)電路的輸出端與所述電源芯片連接；

所述方法至少包括如下步驟：

當(dāng)所述按鍵按下時(shí)，所述開(kāi)機(jī)控制芯片根據(jù)所述按鍵輸出的信號(hào)輸出對(duì)應(yīng)的第一預(yù)設(shè)信號(hào)；

當(dāng)所述FPGA處理器處于開(kāi)啟狀態(tài)時(shí)，所述FPGA處理器根據(jù)所述按鍵輸出的信號(hào)輸出對(duì)應(yīng)的第二預(yù)設(shè)信號(hào)；

所述或門(mén)電路根據(jù)所述第一預(yù)設(shè)信號(hào)以及所述第二預(yù)設(shè)信號(hào)給所述電源芯片輸出開(kāi)啟或關(guān)閉的信號(hào)。

2.根據(jù)權(quán)利要求1所述的開(kāi)關(guān)機(jī)方法，其特征在于，所述開(kāi)機(jī)控制芯片根據(jù)所述按鍵輸出的信號(hào)輸出對(duì)應(yīng)的第一預(yù)設(shè)信號(hào)包括：

當(dāng)所述開(kāi)機(jī)控制芯片檢測(cè)到所述按鍵輸出下降沿且低電平持續(xù)第一時(shí)間后，所述開(kāi)機(jī)控制芯片輸出高電平且持續(xù)第二時(shí)間后切換為低電平。

3.根據(jù)權(quán)利要求1或2所述的開(kāi)關(guān)機(jī)方法，其特征在于，所述方法還包括：當(dāng)所述FPGA處理器處于關(guān)閉狀態(tài)時(shí)，所述FPGA處理器在完成上電初始化后持續(xù)輸出高電平。

4.根據(jù)權(quán)利要求2所述的開(kāi)關(guān)機(jī)方法，其特征在于，當(dāng)所述FPGA處理器處于開(kāi)啟狀態(tài)時(shí)，所述FPGA處理器根據(jù)所述按鍵輸出的信號(hào)輸出對(duì)應(yīng)的第二預(yù)設(shè)信號(hào)包括：

當(dāng)所述FPGA處理器檢測(cè)到所述按鍵輸出下降沿且低電平持續(xù)第三時(shí)間后，若所述FPGA處理器接收到關(guān)機(jī)信號(hào)，則所述FPGA處理器將輸出的高電平切換為低電平。

5.根據(jù)權(quán)利要求1或2所述的開(kāi)關(guān)機(jī)方法，其特征在于，所述或門(mén)電路根據(jù)第一預(yù)設(shè)信號(hào)以及所述第二預(yù)設(shè)信號(hào)控制所述電源芯片開(kāi)啟或關(guān)閉包括：

當(dāng)所述第一預(yù)設(shè)信號(hào)以及所述第二預(yù)設(shè)信號(hào)至少有一個(gè)為高電平時(shí)，所述或門(mén)電路給所述電源芯片輸出開(kāi)啟信號(hào)，當(dāng)所述第一預(yù)設(shè)信號(hào)以及所述第二預(yù)設(shè)信號(hào)均為低電平時(shí)，所述或門(mén)電路給所述電源芯片輸出關(guān)閉信號(hào)。

6.一種開(kāi)關(guān)機(jī)電路，其特征在于：所述電路包括按鍵、開(kāi)機(jī)控制芯片、FPGA處理器、或門(mén)電路以及電源芯片；

其中，所述開(kāi)機(jī)控制芯片以及所述FPGA處理器連接在所述按鍵與所述或門(mén)電路之間，所述或門(mén)電路的輸出端與所述電源芯片連接；

當(dāng)所述按鍵按下時(shí)，所述開(kāi)機(jī)控制芯片根據(jù)所述按鍵輸出的信號(hào)輸出對(duì)應(yīng)的第一預(yù)設(shè)信號(hào)；

當(dāng)所述FPGA處理器處于開(kāi)啟狀態(tài)時(shí)，所述FPGA處理器根據(jù)所述按鍵輸出的信號(hào)輸出對(duì)應(yīng)的第二預(yù)設(shè)信號(hào)；

所述或門(mén)電路根據(jù)所述第一預(yù)設(shè)信號(hào)以及所述第二預(yù)設(shè)信號(hào)給所述電源芯片輸出開(kāi)啟或關(guān)閉的信號(hào)。

7.根據(jù)權(quán)利要求6所述的開(kāi)關(guān)機(jī)電路，其特征在于，所述按鍵的一端與所述開(kāi)機(jī)控制芯片以及所述FPGA處理器的POWER_KEY引腳連接。

8.根據(jù)權(quán)利要求6或7所述的開(kāi)關(guān)機(jī)電路，其特征在于，所述或門(mén)電路包括兩個(gè)第一二極管，所述兩個(gè)第一二極管的正極分別與所述開(kāi)機(jī)控制芯片以及所述FPGA處理器的使能輸出端連接，所述兩個(gè)第一二極管的負(fù)極并聯(lián)后與所述電源芯片的使能端連接。

9.根據(jù)權(quán)利要求7所述的開(kāi)關(guān)機(jī)電路，其特征在于，所述電路還包括第二二極管，所述第二二極管的負(fù)極與所述按鍵連接，所述第二二極管的正極與所述FPGA處理器的POWER_KEY引腳連接。

10.一種電子設(shè)備，其特征在于，所述設(shè)備包括權(quán)利要求6至9中任一項(xiàng)所述的電路。