[發明專利]一種兩階段低功耗高速比較器

在審

• 申請號: 202011263273.7
• 申請日: 2020-11-12
• 公開（公告）號: CN112332819A
• 公開（公告）日: 2021-02-05
• 發明（設計）人: 朱勇;蘇杰;徐祎喆
• 申請（專利權）人: 重慶百瑞互聯電子技術有限公司
• 主分類號: H03K5/22
• 分類號: H03K5/22
• 代理公司: 北京國科程知識產權代理事務所(普通合伙) 11862
• 代理人: 曹曉斐

本申請公開了一種兩階段低功耗高速比較器，屬于電路設計領域。本申請的一種兩階段低功耗高速比較器包括前置放大級電路，其包括第一晶體管、第二晶體管、第三晶體管、第四晶體以及第五晶體管；鎖存級電路，其包括第六晶體管、第七晶體管、第八晶體管、第九晶體管、第十晶體管、第十一晶體管、第十二晶體管、第十三晶體管以及第十四晶體管。本申請減小了兩階段低功耗高速比較器的延遲，同時提高了增益，減小了功耗。

技術領域

本申請涉及電路設計領域，特別是一種兩階段低功耗高速比較器。

背景技術

現有技術中的常規兩階段動態比較器在滯后階段的輸入端使用NMOS晶體管，NMOS晶體管用于為延遲階段提供延遲，雖然常規兩階段動態比較器能夠通過延遲幫助增加預放大階段的增益，從而降低滯后階段對偏置電壓的影響，并且預放大階段的功耗在滯后階段的功耗中占主導地位，但是延遲階段的延遲過高影響信號處理速度，并且延遲是不可控的，被確定到一個固定值。當差分輸入信號的共模電壓較低，接近GND時，這種延遲可能會使輸入PMOS晶體管在預放大級至三極管區的評估階段，再降低前置放大器的增益。

發明內容

本申請主要是提供一種兩階段低功耗高速比較器，以解決現有技術中的常規兩階段動態比較器的延遲較高、增益不穩定、功耗較高以及信號處理速度較低的問題。

本申請采用的一個技術方案是：提供一種兩階段低功耗高速比較器，包括，

前置放大級電路，其包括第一晶體管、第二晶體管、第三晶體管、第四晶體以及第五晶體管，其中，第一時鐘控制信號通過第一晶體管的柵極和第二晶體管的柵極輸入，第一晶體管的漏極與第三晶體管的漏極互連，第二晶體管的漏極與第四晶體管的漏極互連，第三時鐘控制信號通過第五晶體管的柵極輸入，工作電壓通過第五晶體管的源極輸入，第五晶體管的漏極分別連接在第三晶體管的源極和第四晶體管的源極，兩個信號輸入端分別對應連接在第三晶體管的柵極和第四晶體管的柵極；

鎖存級電路，其包括第六晶體管、第七晶體管、第八晶體管、第九晶體管、第十晶體管、第十一晶體管、第十二晶體管、第十三晶體管以及第十四晶體管，其中，第二時鐘控制信號通過第十四晶體管的柵極輸入，第十四晶體管的漏極分別連接第十二晶體管的源極和第十三晶體管的源極，第三時鐘控制信號通過第六晶體管的柵極和第七晶體管的柵極輸入，前置放大級電路的兩個輸出節點分別連接第十晶體管的柵極和第十一晶體管的柵極，第十二晶體管的柵極連接第八晶體管的柵極，第十三晶體管的柵極連接第九晶體管的柵極，第十晶體管的漏極分別連接第六晶體管的漏極和第八晶體管的漏極，第十一晶體管的漏極分別連接第七晶體管的漏極和第九晶體管的漏極。

本申請的技術方案可以達到的有益效果是：本申請設計了一種兩階段低功耗高速比較器。在兩階段低功耗高速比較器的鎖存級電路中，采用具有預定延遲的PMOS晶體管鎖存器來實現較小的電壓偏移量，減小了功耗和延遲，提高了增益，并且還提高了信號處理速度。與常規兩階段動態比較器相比，兩階段低功耗高速比較器的功耗減少了兩倍，信號處理速度提高了一倍。

附圖說明

圖1是本申請一種常規兩階段動態比較器的一個具體實施方式的示意圖；

圖2是現有技術中一種兩階段低功耗高速比較器的一個具體實例的示意圖；

圖3是本申請一種兩階段低功耗高速比較器的一個具體實例的示意圖。

附圖3中的各部件標記如下：M1-第一晶體管，M2-第二晶體管，M3-第三晶體管，M4-第四晶體管，M5-第五晶體管，M6-第六晶體管，M7-第七晶體管，M8-第八晶體管，M9-第九晶體管，M10-第十晶體管，M11-第十一晶體管，M12-第十二晶體管，M13-第十三晶體管，M14-第十四晶體管，clkb1-第一時鐘控制信號，clkb2-第二時鐘控制信號，clk-第三時鐘控制信號，Vin+-差分輸入信號正電壓，Vin--差分輸入信號負電壓。

具體實施方式