[發明專利]一種亞閾區低功耗存算一體CMOS電路結構

有效

• 申請號: 202011260920.9
• 申請日: 2020-11-12
• 公開（公告）號: CN112382324B
• 公開（公告）日: 2023-07-18
• 發明（設計）人: 胡紹剛;雷諭霖;周桐;鄧陽杰;劉洋;于奇
• 申請（專利權）人: 電子科技大學
• 主分類號: G11C11/419
• 分類號: G11C11/419;G06F15/78
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 孫一峰

本發明屬于計算機架構技術領域，具體來說是涉及一種亞閾區低功耗存算一體CMOS電路結構。本發明是MOSFET工作在亞閾區時的電流?電壓指數關系，使單個MOSFEET在不同的源漏電壓V_DS、柵源電壓V_GS下，輸出不同大小的源漏電流I_Dsub，從而實現低功耗設計的同時完成源漏電壓V_DS與柵源電壓V_GS在電流模式下的加法運算。在6T?SRAM的單比特存儲模塊結構的基礎上，增加運算模塊用于運算實現，增加讀取控制模塊用于運算結果的選擇性讀取。運算模塊中有電流模式單管加法器等運算單元結構，根據亞閾區下電流?電壓所具有的指數關系,通過輸入特定的V_in使其輸出不同大小的電流。相比于傳統的SRAM存儲單元，在保持單元結構面積小的同時，使得數據在存儲的同時可進行運算，實現了存算一體的功能。

技術領域

本發明屬于計算機架構技術領域，具體來說是涉及一種亞閾區低功耗存算一體CMOS電路結構。

背景技術

物聯網伴隨著5G高速通信時代的到來將會得到全面而深刻的發展，而物聯網技術所依賴的海量的集成電路硬件設備也將隨之被發展。包括傳感器、處理器在內的各式各樣的硬件設備被安放在生活中的各個角落，其廣闊的應用場景和龐大的硬件需求量將為集成電路產業提供無限機遇的同時，也將提出了嚴峻的挑戰。

一方面，目前主流的SoC(System?on?Chip，片上系統)設計多采用馮諾依曼架構，即計算單元和存儲單元相互獨立。計算單元根據指令從內存中讀取數據，在計算單元中完成計算后其結果再存回內存。由于內存和計算單元之間的獨立，在進行頻繁的數據傳輸時，數據傳輸速度會受到總線帶寬的限制，這限制了計算吞吐量。在處理大數據過程中，由于數據量極大，處理數據時頻繁訪問硬盤這些外存會降低運算速度。因此，在機器學習、人工智能等數據密集型應用場景下，馮諾依曼架構的固有缺陷將限制硬件平臺的性能釋放，稱之為“馮諾依曼瓶頸”。為解決這一難題，關于內存內計算的研究被提上議程。通過把計算功能嵌入到存儲單元中，使得存儲和計算的過程結合起來的方式，使數據不再需要頻繁地在計算單元與存儲單元間往來傳輸，在存儲和讀取數據的同時就完成了運算，大大減少了計算過程中數據傳遞的時間和功耗。

另一方面，“萬物互聯”使得硬件設備逐漸小型化，致使不可能像傳統硬件那樣頻繁地對此類設備充電或更換電池，屆時，評價硬件設備的主要標準不再僅僅是“性能至上”，硬件的可靠性、低功耗也將作為重要的評判依據。對于低功耗設計，有功耗計算公式:

其中P_dynamic為動態功耗，S為每個時鐘通過整個電路的平均轉換次數，C_L為門寄生電路，V_DD為供電電壓，f_clk為時鐘頻率。

由功耗計算公式可知，將芯片供電電壓V_DD降低至亞閾值區，其功耗會呈平方倍地減少。且就目前的SoC而言，其內部的SRAM存儲模塊已經占到芯片總面積的70％到80％。減少片內SRAM存儲模塊的功耗是低功耗設計首要的發力點。如何在保證SRAM存儲模塊功能正確、運行高速的需求下減小SRAM存儲模塊的功耗故成為了近年來研究的熱點。這其中，亞閾區SRAM的提出在一定程度上解決了這一問題。

Harsh?N.Patel、Farah?B.Yahya、Benton?H.Calhoun等在“Subthreshold?SRAM:Challenges,Design?Decisions,and?Solutions”(University?of?Virginia)中描述了亞閾區SRAM設計的注意點和現有解決方法，但未提及亞閾區SRAM存儲單元的存內計算的設計方法。

目前已有申請號為“201910560843.X”的中國專利公開了基于SRAM存算一體技術，但是其還未提出亞閾區下的低功耗設計，以及利用電路電流模式運算的存算一體電路模塊和外圍的電流讀取、運算電路結構。