[發明專利]控制器

有效

• 申請號: 202011253473.4
• 申請日: 2020-11-11
• 公開（公告）號: CN112069096B
• 公開（公告）日: 2021-02-02
• 發明（設計）人: 范福基;李蒙
• 申請（專利權）人: 北京和利時系統工程有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F13/40;G06F13/42
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 姚璐華

本發明提供了一種控制器，該控制器包括主CPU、FPGA和DDR。FPGA外接DDR，FPGA包括ARM、DDR控制器和數據交互邏輯模塊。數據交互邏輯模塊，具體包括依次通信連接的外部總線接口邏輯模塊、FIFO讀寫邏輯模塊、DMA調度邏輯模塊和片上總線接口邏輯模塊。外部總線接口邏輯模塊與外部總線通信連接；片上總線接口邏輯模塊與片上總線通信連接。主CPU與FPGA外接的DDR交互數據時，不再通過FPGA的ARM，而是通過FPGA的數據交互邏輯模塊，因此不需要等到ARM芯片空閑時才能進行數據交互，提高了數據交互的效率。

技術領域

本發明涉及工業自動化領域，更具體地說，涉及一種控制器。

背景技術

在工業自動化領域，有時需要由CPU（central processing unit，中央處理器）和FPGA（Field Programmable Gate Array，現場可編程邏輯門陣列）組成控制器。由于功能設計需要，FPGA帶有ARM（Advanced RISC Machine，進階精簡指令集機器）及外接有DDR（Double Data Rate Synchronous Dynamic Random Access Memory，雙倍數據率同步動態隨機存取存儲器）。

目前，由CPU和FPGA組成的控制器中，CPU與FPGA外接的DDR交互數據時，需要通過FPGA的ARM和DDR控制器；例如，CPU向FPGA外接的DDR寫入數據時，需要先向FPGA的ARM發送數據，ARM再調用DDR控制器將數據寫入到DDR中。但是，由于FPGA中的ARM還用于工業總線協議棧等功能，因此當CPU需要與FPGA外接的DDR交互數據時，得等到FPGA的ARM空閑時才能進行。導致CPU和DDR的數據交互效率較低。

發明內容

有鑒于此，本發明提出一種控制器，欲提高CPU和DDR的數據交互效率。

為了實現上述目的，現提出的方案如下：

一種控制器，包括主CPU、FPGA和DDR，所述FPGA包括ARM、DDR控制器和數據交互邏輯模塊；

所述主CPU通過外部總線與所述數據交互邏輯模塊通信連接；

所述數據交互邏輯模塊通過所述FPGA的片上總線與所述DDR控制器通信連接；

所述DDR控制器外接所述DDR；

所述主CPU通過所述數據交互邏輯模塊與所述DDR進行數據交互；

所述數據交互邏輯模塊，具體包括：依次通信連接的外部總線接口邏輯模塊、FIFO（First Input First Output，先進先出）讀寫邏輯模塊、DMA（Direct Memory Access，直接存儲器訪問）調度邏輯模塊和片上總線接口邏輯模塊；

所述外部總線接口邏輯模塊與所述外部總線通信連接；

所述片上總線接口邏輯模塊與所述片上總線通信連接；

所述FIFO讀寫邏輯模塊，用于進行所述外部總線和所述片上總線之間的數據位寬轉換以及操作速率轉換；

所述DMA調度邏輯模塊，用于確定所述主CPU和所述DDR之間是否完成數據交互。

優選的，在所述主CPU寫數據到所述DDR的過程中，所述數據交互邏輯模塊包括的各模塊，具體用于：

所述外部總線接口邏輯模塊從所述外部總線接收需要寫入所述DDR的數據、目標DDR地址和待寫入數據長度，并傳輸到所述FIFO讀寫邏輯模塊；

所述FIFO讀寫邏輯模塊分別將第一FIFO存儲器、第二FIFO存儲器和第三FIFO存儲器復位，然后將需要寫入所述DDR的數據填寫到第一FIFO存儲器，將目標DDR地址寫入到第二FIFO存儲器，將待寫入數據長度寫入到第三FIFO存儲器；