[發明專利]控制器

有效

• 申請號: 202011253473.4
• 申請日: 2020-11-11
• 公開（公告）號: CN112069096B
• 公開（公告）日: 2021-02-02
• 發明（設計）人: 范福基;李蒙
• 申請（專利權）人: 北京和利時系統工程有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F13/40;G06F13/42
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 姚璐華

1.一種控制器，包括主CPU、FPGA和DDR，所述FPGA包括ARM和DDR控制器，其特征在于，所述FPGA還包括數據交互邏輯模塊；

所述主CPU通過外部總線與所述數據交互邏輯模塊通信連接；

所述數據交互邏輯模塊通過所述FPGA的片上總線與所述DDR控制器通信連接；

所述DDR控制器外接所述DDR；

所述主CPU通過所述數據交互邏輯模塊與所述DDR進行數據交互；

所述數據交互邏輯模塊，具體包括：依次通信連接的外部總線接口邏輯模塊、FIFO讀寫邏輯模塊、DMA調度邏輯模塊和片上總線接口邏輯模塊；

所述外部總線接口邏輯模塊與所述外部總線通信連接；

所述片上總線接口邏輯模塊與所述片上總線通信連接；

所述FIFO讀寫邏輯模塊，用于進行所述外部總線和所述片上總線之間的數據位寬轉換以及操作速率轉換；

所述DMA調度邏輯模塊，用于確定所述主CPU和所述DDR之間是否完成數據交互；

在所述主CPU寫數據到所述DDR的過程中，所述數據交互邏輯模塊包括的各模塊，具體用于：

所述外部總線接口邏輯模塊從所述外部總線接收需要寫入所述DDR的數據、目標DDR地址和待寫入數據長度，并傳輸到所述FIFO讀寫邏輯模塊；

所述FIFO讀寫邏輯模塊分別將第一FIFO存儲器、第二FIFO存儲器和第三FIFO存儲器復位，然后將需要寫入所述DDR的數據填寫到第一FIFO存儲器，將目標DDR地址寫入到第二FIFO存儲器，將待寫入數據長度寫入到第三FIFO存儲器；

所述DMA調度邏輯模塊將填寫到第一FIFO存儲器的數據切分成多份數據，并每次向所述片上總線接口邏輯模塊搬運一份數據和目標DDR地址，直到向所述片上總線接口邏輯模塊搬運的數據總長度等于待寫入數據長度為止，每一份數據均小于所述片上總線一次傳輸的最大數據量；

所述片上總線接口邏輯模塊每次接收到所述DMA調度邏輯模塊搬運的數據后，將數據發送到所述片上總線，以使所述DDR控制器將數據寫入到所述DDR；

在所述主CPU從所述DDR讀取數據的過程中，所述數據交互邏輯模塊包括的各模塊，具體用于：

所述外部總線接口邏輯模塊從所述外部總線接收目標DDR地址和待讀取數據長度，并傳輸到所述FIFO讀寫邏輯模塊；

所述FIFO讀寫邏輯模塊分別將第四FIFO存儲器、第五FIFO存儲器和第六FIFO存儲器復位，然后將目標DDR地址寫入到第四FIFO存儲器，將待讀取數據長度寫入到第五FIFO存儲器；

所述DMA調度邏輯模塊把目標DDR地址搬運給所述片上總線接口邏輯模塊；

所述片上總線接口邏輯模塊通過所述片上總線從目標DDR地址的DDR讀取數據；

所述DMA調度邏輯模塊把所述片上總線接口邏輯模塊讀取的數據搬運給第六FIFO存儲器，直到搬運的數據總長度等于待讀取數據長度為止；

所述FIFO讀寫邏輯模塊從第六FIFO存儲器讀取數據并通過所述外部總線接口邏輯模塊發送到所述外部總線。

2.根據權利要求1所述的控制器，其特征在于，所述片上總線，具體為：

AHB總線或者AXI總線。

3.根據權利要求1所述的控制器，其特征在于，所述外部總線，具體為：

串行總線或者并行總線。

4.根據權利要求3所述的控制器，其特征在于，所述串行總線，具體為：

SPI總線。

5.根據權利要求3所述的控制器，特征在于，所述并行總線，具體為：

LIO總線或者local bus總線。

6.根據權利要求1所述的控制器，其特征在于，所述主CPU，具體為：

龍芯、PowerPC、ARM或DSP。