[發明專利]半導體器件和控制半導體器件的方法

在審

• 申請號: 202011252181.9
• 申請日: 2020-11-11
• 公開（公告）號: CN112863558A
• 公開（公告）日: 2021-05-28
• 發明（設計）人: 鈴木潤一
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G11C5/02
• 分類號: G11C5/02;G11C5/06;G11C5/14;H01L27/11524;H01L27/11529
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 李輝

根據本公開的各實施例涉及半導體器件和控制半導體器件的方法。電連接至存儲器單元的開關電路的占用面積被減小，以減小半導體器件的尺寸。根據一個實施例的半導體器件包括：半導體襯底上的存儲器單元；以及半導體芯片，電連接至存儲器單元的開關電路被形成在該半導體芯片中，其中開關電路包括電連接至存儲器單元的第二晶體管，并且第二晶體管包括通過第三柵極絕緣膜被形成在半導體襯底上的第二字柵極和通過第四柵極絕緣膜被形成在半導體襯底上的第二耦合柵極，第四柵極絕緣膜具有比第三柵極絕緣膜的厚度大的厚度，其中當電流被施加至存儲器單元時，比施加至第二字柵極的電壓高的電壓被施加至第二晶體管的第二耦合柵極。

相關申請的交叉引用

于2019年11月12日提交的日本專利申請第2019-204402號的、包括說明書、附圖和摘要的公開內容以引用的方式全部并入本文。

背景技術

本發明涉及一種半導體器件和一種控制半導體器件的方法、以及一種非易失性存儲器器件(諸如閃速存儲器器件)的結構。

例如，存儲器器件具有用于共同連接多個存儲器單元的源極的公共源極線。

在這方面，存在下面的已公開的技術。

[專利文獻1]日本專利申請特開2014-29745號公報

發明內容

通常，將高電壓施加至非易失性存儲器器件(諸如閃速存儲器器件)的存儲器單元。

近來，隨著半導體器件小型化的發展，已經降低了邏輯電路中所使用的晶體管的電源電壓。

因此，在控制電路中使用普通晶體管的輸出電壓的情況下，存在以下問題：即使將柵極驅動電壓施加至具有高耐受電壓的晶體管的柵極，也無法使得有足夠的電流在源極與漏極之間流動。

因此，為了在無法將柵極電壓設置為高的狀態下使充足的電流流向晶體管，需要增加柵極寬度，存在以下問題：具有高擊穿電壓的晶體管的占用面積增大。

另外，當具有高擊穿電壓的晶體管的占用面積增大時，源極驅動器電路154的占用面積也增大，存在以下問題：無法減小非易失性存儲器器件的芯片尺寸。

根據一個實施例，可以減小包括非易失性存儲器器件的半導體器件的芯片面積。

附圖說明

圖1是示出了根據本發明的第一實施例的包括存儲器器件的半導體器件的配置的電路圖；

圖2是比較示例的半導體器件的電路圖；

圖3是示出了比較示例的高耐壓晶體管的平面圖；

圖4是示出了比較示例的高耐壓晶體管的橫截面圖，并且是從圖3中的O到P截取的橫截面圖；

圖5是根據本發明的第一實施例的半導體器件的第一開關和存儲器單元的器件結構的橫截面圖，并且是從圖9中的Q到R截取的橫截面圖；

圖6是在第一實施例的配置之前的先前階段的半導體器件的電路圖的第一示例；

圖7是在第一實施例的配置之前的先前階段的半導體器件的電路圖的第二示例；

圖8是施加至每個柵極電極和本發明的第一實施例的存儲器單元的第一開關的每個柵極電極的電壓的時序圖；

圖9是示出了根據本發明的第一實施例的第一開關和存儲器單元的結構的平面圖；

圖10是示出了根據本發明的第二實施例的包括存儲器器件的半導體器件的配置的電路圖；

圖11是示出了根據本發明的第二實施例的第一開關和存儲器單元的結構的平面圖；

圖12是示出背景技術的示例的存儲器器件的電路圖。