[發(fā)明專利]具功能單元的微處理器的執(zhí)行隊列的優(yōu)先權調度方法

在審

• 申請?zhí)枺?/td>: 202011246975.4
• 申請日: 2020-11-10
• 公開（公告）號: CN113806032A
• 公開（公告）日: 2021-12-17
• 發(fā)明（設計）人: 陳丁明
• 申請（專利權）人: 晶心科技股份有限公司
• 主分類號: G06F9/48
• 分類號: G06F9/48;G06F9/50;G06F9/30;G06F9/38
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 宋興;劉芳

一種具功能單元的微處理器的執(zhí)行隊列的優(yōu)先權調度方法，包括位于指令解碼單元與功能單元之間的優(yōu)先權調度器及執(zhí)行隊列。優(yōu)先權調度器判斷由指令解碼單元發(fā)送的解碼后指令所指定的源操作數(shù)數(shù)據(jù)是否準備就緒。相對于來自執(zhí)行隊列的就緒指令，優(yōu)先權調度器優(yōu)先選擇發(fā)送所有源操作數(shù)數(shù)據(jù)準備就緒的解碼后指令到功能單元。具有數(shù)據(jù)依賴性的解碼后指令被放置到執(zhí)行隊列中。

技術領域

本公開大體來說涉及一種具功能單元的微處理器的執(zhí)行隊列的優(yōu)先權調度方法，且更具體來說，涉及配置數(shù)據(jù)處理系統(tǒng)處置在亂序(out-of-order)環(huán)境中的數(shù)據(jù)依賴性(data dependency)的能力。

背景技術

在數(shù)據(jù)處理系統(tǒng)的指令流水線(instruction pipeline)中，指令被解碼并以一定次序發(fā)送到功能單元，以執(zhí)行由指令的操作碼(opcode)指定的操作。在一些情形中，由指令指定的源操作數(shù)數(shù)據(jù)(source operand data)尚未準備就緒，其中源操作數(shù)數(shù)據(jù)可以是功能單元或其他功能單元的結果數(shù)據(jù)或者從高速緩存或存儲器加載的數(shù)據(jù)。具有數(shù)據(jù)依賴性的指令將轉到執(zhí)行隊列(execution queue)或保留站(reservation station)，以便之后發(fā)送到功能單元執(zhí)行。從隊列或保留站發(fā)送指令的機制要么復雜、龐大且耗電，要么性能不佳且受隊列大小限制。

發(fā)明內容

本發(fā)明的實施例提供一種微處理器，微處理器包括指令解碼單元、功能單元、執(zhí)行隊列以及優(yōu)先權調度器。指令解碼單元至少解碼出指令的一個源操作數(shù)，并發(fā)送解碼后指令。功能單元，執(zhí)行由核發(fā)指令指定的操作。執(zhí)行隊列耦合在功能單元與指令解碼單元之間，執(zhí)行隊列具有多個條目，每一條目存儲源自指令解碼單元因具有數(shù)據(jù)依賴性需要排隊的指令。優(yōu)先權調度器耦合在功能單元、指令解碼單元及執(zhí)行隊列之間，優(yōu)先權調度器基于與解碼后指令及排隊指令對應的操作數(shù)數(shù)據(jù)是否準備就緒而指派解碼后指令及排隊指令各自的優(yōu)先權，且基于被指派到解碼后指令及排隊指令的對應優(yōu)先權而從解碼后指令或排隊指令中擇一作為核發(fā)指令分派到功能單元。其中解碼后指令具有比排隊指令更高的優(yōu)先權，且解碼后指令為直接發(fā)送自指令解碼單元的對應操作數(shù)數(shù)據(jù)準備就緒的指令，排隊指令為來自執(zhí)行隊列的對應操作數(shù)數(shù)據(jù)準備就緒的指令。

本發(fā)明的實施例提供一種通過優(yōu)先權調度將核發(fā)指令發(fā)送到功能單元執(zhí)行的方法，包括：從指令解碼單元接收解碼后指令，且從執(zhí)行隊列接收排隊指令；基于與解碼后指令及排隊指令對應的操作數(shù)數(shù)據(jù)是否準備就緒而指派解碼后指令及排隊指令各自的優(yōu)先權，其中解碼后指令具有比排隊指令更高的優(yōu)先權，且解碼后指令為直接發(fā)送自指令解碼單元的對應操作數(shù)數(shù)據(jù)準備就緒的指令，排隊指令為來自執(zhí)行隊列的對應操作數(shù)數(shù)據(jù)準備就緒的指令；以及基于被指派到解碼后指令及排隊指令的對應優(yōu)先權而從解碼后指令及排隊指令中擇一作為核發(fā)指令發(fā)送到功能單元。

本發(fā)明的實施例提供一種數(shù)據(jù)處理系統(tǒng)，數(shù)據(jù)處理系統(tǒng)包括微處理器、主存儲器、總線橋以及輸入/輸出器件。微處理器包括：寄存器文件、指令解碼單元、功能單元、執(zhí)行隊列、優(yōu)先權調度器。寄存器文件具有多個寄存器。指令解碼單元至少解碼指令的一個源操作數(shù)，并發(fā)送解碼后指令。功能單元執(zhí)行由核發(fā)指令指定的操作。執(zhí)行隊列耦合在功能單元與指令解碼單元之間，具有多個條目，每一條目存儲源自指令解碼單元的排隊指令，其中排隊指令在發(fā)送該指令的時鐘周期有至少一個源操作數(shù)有尚未準備就緒的數(shù)據(jù)依賴性。優(yōu)先權調度器包括耦合到指令解碼單元的第一操作數(shù)檢查邏輯、耦合到執(zhí)行隊列的第二操作數(shù)檢查邏輯以及分別耦合到第一操作數(shù)檢查邏輯及第二操作數(shù)檢查邏輯的優(yōu)先權選擇邏輯。其中優(yōu)先權選擇邏輯被配置成對通過第一操作數(shù)檢查邏輯從指令解碼單元直接接收的解碼后指令和對通過第二操作數(shù)檢查邏輯從執(zhí)行隊列接收的排隊指令指派各自的優(yōu)先權。其中從指令解碼單元直接發(fā)送的對應操作數(shù)數(shù)據(jù)準備就緒的解碼后指令比排隊指令具有更高的優(yōu)先權，且基于直接來自指令解碼單元且不具有數(shù)據(jù)依賴性的解碼后指令和排隊指令所對應的優(yōu)先權擇一作為核發(fā)指令發(fā)送到功能單元。主存儲器耦合到微處理器。總線橋耦合到微處理器。輸入/輸出器件，耦合到所述總線橋。

附圖說明