[發明專利]一種在芯片仿真模型上進行軟件調試的方法

在審

• 申請號: 202011242307.4
• 申請日: 2020-11-09
• 公開（公告）號: CN112329369A
• 公開（公告）日: 2021-02-05
• 發明（設計）人: 林廣棟;周樂;陳金忠;耿銳;趙紀堂;劉谷;洪一
• 申請（專利權）人: 安徽芯紀元科技有限公司
• 主分類號: G06F30/343
• 分類號: G06F30/343;G06F30/331;G06F9/54
• 代理公司: 合肥律眾知識產權代理有限公司 34147
• 代理人: 鄧盛花

本發明提出一種在芯片仿真模型上進行軟件調試的方法，在芯片仿真模型所在主機/服務器上對ICE軟件的兩個調試協議轉換線程進行建模，其中一個線程用于接收調試主機的調試命令，另一個線程用于監測芯片狀態；兩個調試協議轉換線程與芯片仿真模型以線程/進程間通信方式進行通信，與調試主機通過基于互聯網絡的調試通信協議進行通信，芯片仿真模型所在主機/服務器與調試主機通過互聯網絡進行通信。本發明通過對ICE軟件的兩個調試協議轉換線程進行建模，實現芯片仿真模型與調試主機的通信連接，使得調試人員可以像調試真實芯片一樣對芯片仿真模型進行軟件調試，便于在執行結果錯誤時，查找出錯點并修正。

技術領域

本發明涉及芯片仿真技術領域，尤其是一種在芯片仿真模型上進行軟件調試的方法。

背景技術

現如今，芯片已經在各種電子設備中發揮著重要作用，大部分電子設備的運行都依賴于其內部芯片的實現。芯片實現包括芯片設計和芯片制造兩個階段。芯片設計包括軟件設計和邏輯電路設計，軟件是芯片的靈魂，用于描述芯片所實現的功能，邏輯電路是實現芯片功能而設計的硬件電路。芯片制造的主要步驟就是依據芯片設計結果進行流片，但是芯片一經流片，其內部邏輯就無法再改變。如果芯片設計階段出現問題，就只能重新流片，這樣一來造成的損失無疑是巨大的。芯片流片的成本非常高，這就對芯片設計提出了更高的要求，確保芯片設計的正確性。為此，在芯片設計過程中，通常通過構建芯片仿真模型對芯片邏輯功能的正確性進行驗證。

芯片仿真模型包括軟件仿真模型、硬件仿真模型，其中軟件仿真模型一般基于systemc等開源框架開發，硬件仿真模型一般以verilog/systemverilog/VHDL語言建立，可以經過后端處理后轉化為網表、GDSII版圖，是芯片前端設計的具體表示。

可編程芯片是指可以運行軟件的芯片，如CPU、DSP、集成有CPU的SOC芯片等。對于可編程芯片，在芯片設計階段，不論是軟件仿真模型，還是硬件仿真模型，均應對芯片上運行的軟件行為進行仿真。一般通過軟件或EDA工具，將芯片上將要運行的軟件加載到芯片仿真模型，再對該軟件的運行結果進行仿真，以驗證芯片邏輯功能的正確性，是芯片驗證最重要的環節之一，是保證可編程芯片邏輯功能正確性的必由之路。

現有技術中，在芯片仿真模型對軟件的執行進行仿真時，僅能觀察軟件的執行結果。當執行結果不符合預期時，難以定位出錯位置，這也不符合軟件開發人員常規的開發方式。對于比較復雜的軟件(如芯片內部固化的加載軟件、外設驅動軟件、輕量型的嵌入式操作系統)進行仿真時，有必要提供對仿真的軟件進行調試的功能。

目前，常規的芯片仿真環境如systemc/systemverilog/verilog，均不能直接支持對芯片上運行軟件進行調試。這是因為芯片上運行的軟件與芯片的具體架構密切相關，不同的芯片必須以不同的方式對其調試功能進行仿真。

對于真實芯片，一般通過在線仿真器ICE(In-Circuit Emulator)進行調試，該設備通常包括一塊FPGA芯片和一塊嵌入式CPU芯片。CPU芯片上運行的軟件通過USB或網線與調試主機通信，FPGA芯片通過標準JTAG協議對芯片進行控制。芯片內部設計有JTAG控制邏輯，JTAG控制邏輯一方面通過標準JTAG協議與ICE中的FPGA邏輯通信，另一方面通過總線或硬件信號訪問芯片內部資源，如寄存器、片上SRAM、外設控制和狀態寄存器。

發明內容

針對現有技術不能對芯片仿真模型上運行的軟件進行調試的問題，本發明提出一種在芯片仿真模型上進行軟件調試的方法。

本發明保護一種在芯片仿真模型上進行軟件調試的方法，在芯片仿真模型所在主機/服務器上對ICE軟件的兩個調試協議轉換線程進行建模，其中一個線程用于接收調試主機的調試命令，另一個線程用于監測芯片狀態；兩個調試協議轉換線程與芯片仿真模型以線程/進程間通信方式進行通信，與調試主機通過基于互聯網絡的調試通信協議進行通信，芯片仿真模型所在主機/服務器與調試主機通過互聯網絡進行通信。