[發明專利]一種在芯片仿真模型上進行軟件調試的方法

在審

• 申請號: 202011242307.4
• 申請日: 2020-11-09
• 公開（公告）號: CN112329369A
• 公開（公告）日: 2021-02-05
• 發明（設計）人: 林廣棟;周樂;陳金忠;耿銳;趙紀堂;劉谷;洪一
• 申請（專利權）人: 安徽芯紀元科技有限公司
• 主分類號: G06F30/343
• 分類號: G06F30/343;G06F30/331;G06F9/54
• 代理公司: 合肥律眾知識產權代理有限公司 34147
• 代理人: 鄧盛花

1.一種在芯片仿真模型上進行軟件調試的方法，其特征在于，在芯片仿真模型所在主機/服務器上對ICE軟件的兩個調試協議轉換線程進行建模，其中一個線程用于接收調試主機的調試命令，另一個線程用于監測芯片狀態；

兩個調試協議轉換線程與芯片仿真模型以線程/進程間通信方式進行通信，與調試主機通過基于互聯網絡的調試通信協議進行通信，芯片仿真模型所在主機/服務器與調試主機通過互聯網絡進行通信。

2.根據權利要求1所述的在芯片仿真模型上進行軟件調試的方法，其特征在于，若芯片仿真模型完全由systemc實現，且對芯片上的調試邏輯進行抽象，即不進行實際行為的建模，直接以函數的方式實現對芯片上寄存器、外設、片上SRAM的訪問，則兩個調試協議轉換線程與systemc芯片仿真模型直接以線程/進程間通信方式進行通信。

3.根據權利要求1所述的在芯片仿真模型上進行軟件調試的方法，其特征在于，若芯片仿真模型完全由systemc描述，且芯片上的JTAG控制邏輯由systemc實現，則兩個調試協議轉換線程與systemc芯片仿真模型之間通過systemc實現的FPGA仿真邏輯進行通信；

FPGA仿真邏輯一方面從systemc芯片仿真模型接收JTAG線路的邏輯變化并解析，另一方面以線程/進程間通信方式與兩個調試協議轉換線程進行通信。

4.根據權利要求1所述的在芯片仿真模型上進行軟件調試的方法，其特征在于，若芯片仿真模型的處理器內核由systemc實現，其余部分外設邏輯由verilog/systemverilog實現，則兩個調試協議轉換線程直接與systemc處理器內核仿真模型通信。

5.根據權利要求1所述的在芯片仿真模型上進行軟件調試的方法，其特征在于，若芯片仿真模型的芯片內部JTAG控制邏輯由systemc實現，其余部分邏輯由verilog/systemverilog實現，則兩個調試協議轉換線程僅直接與systemc實現的芯片內部JTAG控制邏輯通信。

6.根據權利要求1所述的在芯片仿真模型上進行軟件調試的方法，其特征在于，若芯片仿真模型完全由verilog/systemverilog實現，則使用systemc對ICE軟件的FPGA邏輯進行建模，systemc仿真的FPGA邏輯一方面與芯片仿真模型之間傳輸仿真的JTAG信號，另一方面與兩個調試協議轉換線程之間以線程/進程間通信方式通信。

7.一種基于權利要求1-6任意一項所述軟件調試方法的芯片仿真模型軟件調試系統。