[發(fā)明專利]集成電路及其操作方法

在審

• 申請?zhí)枺?/td>: 202011238431.3
• 申請日: 2020-11-09
• 公開（公告）號: CN114204933A
• 公開（公告）日: 2022-03-18
• 發(fā)明（設(shè)計）人: 周凱;潘磊;馬亞琪;嚴(yán)章英
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司;臺積電（南京）有限公司;臺積電（中國）有限公司
• 主分類號: H03K19/003
• 分類號: H03K19/003;H03K19/0175;H03K19/0185
• 代理公司: 北京東方億思知識產(chǎn)權(quán)代理有限責(zé)任公司 11258
• 代理人: 朱亦林

本公開涉及集成電路及其操作方法。本公開提供一種集成電路，包括控制電路、第一電壓產(chǎn)生電路以及第二電壓產(chǎn)生電路。控制電路耦接于第一電壓端點與第一節(jié)點之間，并且在第一節(jié)點產(chǎn)生起始電壓。第一電壓產(chǎn)生電路以及第二電壓產(chǎn)生電路與第一電容單元耦接在第一節(jié)點，并與第二電容單元耦接在第二節(jié)點。第一電壓產(chǎn)生電路響應(yīng)于在第一節(jié)點的起始電壓基于來自第二電壓端點的第一供應(yīng)電壓產(chǎn)生第一控制信號至第二電壓產(chǎn)生電路。第二電壓產(chǎn)生電路響應(yīng)于從第一電壓產(chǎn)生電路接收的第一控制信號基于不同于第一供應(yīng)電壓的第二供應(yīng)電壓產(chǎn)生第二控制信號至第一節(jié)點。

技術(shù)領(lǐng)域

本公開是關(guān)于一種集成電路，特別是關(guān)于一種用于靜電放電的集成電路。

背景技術(shù)

對于使用在高速情況下的集成電路而言，去耦電容電路(De-couplingcapacitance(de-cap)circuit)是作為標(biāo)準(zhǔn)單元電路中穩(wěn)定電源供應(yīng)電壓的基本組件。然而，隨著集成電路中晶體管的柵極氧化層越做越薄，去耦電容電路承受更高靜電放電(Electrostatic discharge，ESD)的風(fēng)險。

發(fā)明內(nèi)容

根據(jù)本公開的一個實施例，提供一種集成電路，集成電路包括控制電路、第一電壓產(chǎn)生電路以及第二電壓產(chǎn)生電路。控制電路耦接于第一電壓端點與第一節(jié)點之間，并且在第一節(jié)點產(chǎn)生起始電壓。第一電壓產(chǎn)生電路以及第二電壓產(chǎn)生電路與第一電容單元耦接在第一節(jié)點，并與第二電容單元耦接在第二節(jié)點。第一電壓產(chǎn)生電路響應(yīng)于在第一節(jié)點的起始電壓基于來自第二電壓端點的第一供應(yīng)電壓產(chǎn)生第一控制信號至第二電壓產(chǎn)生電路。第二電壓產(chǎn)生電路響應(yīng)于自第一電壓產(chǎn)生電路接收的第一控制信號，基于不同于第一供應(yīng)電壓的第二供應(yīng)電壓產(chǎn)生第二控制信號至第一節(jié)點。

根據(jù)本公開的一個實施例，提供一種集成電路，包括第一導(dǎo)電線段與第二導(dǎo)電線段、第一柵極、第二柵極、第三主動區(qū)域以及第三柵極。第一導(dǎo)電線段與第二導(dǎo)電線段沿第一方向延伸。第一柵極耦接至第一導(dǎo)電線段并被放置于耦接第一電壓端點的第一主動區(qū)域與第二主動區(qū)域之間。第二柵極與第三主動區(qū)域耦接至第一導(dǎo)電線段，其中第二柵極被放置于第三主動區(qū)域與耦接至第二電壓端點的第四主動區(qū)域之間。第三柵極與第二柵極沿第一方向分開，耦接至第二導(dǎo)電線段，并被放置于第三主動區(qū)域與耦接至第二電壓端點的第五主動區(qū)域之間。第一柵極、第一主動區(qū)域以及第二主動區(qū)域包括在用作第一晶體管的結(jié)構(gòu)中。第二柵極、第三主動區(qū)域以及第四主動區(qū)域包括在用作第二晶體管的結(jié)構(gòu)中。第三柵極、第三主動區(qū)域以及第五主動區(qū)域包括在用作第三晶體管的結(jié)構(gòu)。第一至第三晶體管以及第一導(dǎo)電線段用于對第一電壓端點以及第二電壓端點間靜電電流的第一部分進行放電。

根據(jù)本公開的一個實施例，提供一種集成電路的操作方法，包括以下步驟：由至少第一晶體管產(chǎn)生起始電壓以導(dǎo)通至少一個第二晶體管，其中至少第一晶體管的柵極與第一端在第一節(jié)點耦接至至少一個第二晶體管的柵極；由至少一個第二晶體管根據(jù)第一供應(yīng)電壓調(diào)整第二節(jié)點的電壓電位，其中至少一個第二晶體管在第二節(jié)點與至少一個第三晶體管耦接；以及由至少一個第三晶體管根據(jù)不同于第一供應(yīng)電壓的第二供應(yīng)電壓調(diào)整第一節(jié)點的電壓電平。

附圖說明

當(dāng)藉由附圖閱讀時，自以下詳細(xì)描述，最佳地理解本公開的實施例的發(fā)明。注意，根據(jù)該行業(yè)中的標(biāo)準(zhǔn)實務(wù)，各種特征未按比例繪制。事實上，為了論述的清晰起見，可任意地增大或減小各種特征的尺寸。

圖1A為根據(jù)一個實施例的集成電路的示意圖。

圖1B為根據(jù)另一實施例的集成電路的示意圖。

圖2為根據(jù)一個實施例的關(guān)于圖1A中的集成電路的詳細(xì)示意圖。

圖3為根據(jù)一個實施例的關(guān)于圖1A中的集成電路的布局圖。

圖4為根據(jù)另一實施例的關(guān)于圖1A中的集成電路的集成電路的詳細(xì)示意圖。

圖5A為根據(jù)一個實施例的關(guān)于圖4中的集成電路的布局圖。

圖5B為根據(jù)另一實施例的關(guān)于圖4中的集成電路的布局圖。