[發(fā)明專利]存儲器讀寫控制電路及其操作方法

在審

• 申請?zhí)枺?/td>: 202011237305.6
• 申請日: 2020-11-09
• 公開（公告）號: CN112349319A
• 公開（公告）日: 2021-02-09
• 發(fā)明（設(shè)計）人: 徐勤媛;唐原
• 申請（專利權(quán)）人: 無錫拍字節(jié)科技有限公司
• 主分類號: G11C7/12
• 分類號: G11C7/12;G11C7/22;G11C8/08
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• 代理人: 暫無信息

本發(fā)明提供了一種存儲器讀寫控制電路及其控制方法，所述存儲器讀寫控制電路包括輸入電路、狀態(tài)機(jī)電路及存儲單元讀寫驅(qū)動電路，其中存儲單元讀寫驅(qū)動電路包括延時電路和脈沖電路，其時鐘由驅(qū)動電路內(nèi)部時鐘控制，整個電路的效率和可靠性較高，而狀態(tài)機(jī)電路可以實現(xiàn)對連續(xù)存儲單元地址的自動累加操作，而且讀寫操作可以使用同一個狀態(tài)機(jī)電路，電路結(jié)構(gòu)簡單可靠。

技術(shù)領(lǐng)域

本發(fā)明涉及存儲器領(lǐng)域，特別是存儲器的讀寫控制電路及其操作方法。

背景技術(shù)

現(xiàn)有的存儲器有各種類型的存儲器，例如DRAM存儲器、Flash存儲器、磁存儲器、RRAM存儲器以及鐵電存儲器等。其中鐵電存儲器是采用鐵電材料作為存儲介質(zhì)的一種非易失性存儲器，其具有低功耗、快速寫性能和高最大讀/寫耐久度等優(yōu)點(diǎn)。

鐵電存儲器通常包括若干個陣列排列的存儲單元，每個存儲單元包括一個晶體管和與晶體管相連的一個電容，這些存儲單元成陣列排列，同一行的存儲單元的晶體管的柵極共同連接至同一條字線，同一列存儲單元的晶體管的一端共同連接于同一條位線，未與晶體管相連的電容器的一個極板共同連接于同一條板線。通過對存儲單元的字線、位線以及板線施加控制信號可以實現(xiàn)對存儲單元的讀寫操作。因此需要提供對存儲單元進(jìn)行讀寫控制的讀寫驅(qū)動電路。而且有時對存儲單元的讀寫操作是依順序?qū)Χ鄠€存儲單元進(jìn)行讀寫操作，因此需要提供一種對存儲單元依序讀寫操作的控制電路及操作方法。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種存儲器讀寫控制電路。

本發(fā)明的另一目的在于提供一種存儲單元讀寫驅(qū)動電路。

本發(fā)明的再一目的在于提供一種存儲器讀寫控制方法。

為達(dá)成前述目的，本發(fā)明一種存儲器讀寫控制電路，其包括：

輸入電路，其接收輸入信號，輸出讀寫控制信號，其中其輸入信號包括讀寫控制命令、存儲單元地址以及需寫入的數(shù)據(jù)；

狀態(tài)機(jī)電路，其接收輸入電路輸入的控制信號以及讀寫驅(qū)動電路反饋的存儲單元讀寫結(jié)束信號，輸出存儲單元讀寫信號，從起始地址按照順序依次對存儲單元進(jìn)行數(shù)據(jù)讀寫直至終止地址；

存儲單元讀寫驅(qū)動電路，其接收狀態(tài)機(jī)電路輸出的存儲單元讀寫信號對存儲單元進(jìn)行數(shù)據(jù)讀寫，并向狀態(tài)機(jī)電路反饋每個存儲單元讀寫結(jié)束信號。

根據(jù)本發(fā)明的一個實施例的存儲器讀寫控制電路，其中輸入電路為串行外設(shè)接口電路(SPI)。

根據(jù)本發(fā)明的一個實施例的存儲器讀寫控制電路，其中狀態(tài)機(jī)電路其工作流程為，接收輸入電路的輸入信號后判斷是否為讀寫命令信號，如果是則輸出向起始地址的存儲單元進(jìn)行讀寫的控制信號給讀寫控制電路，然后接收到讀寫控制電路反饋的起始地址存儲單元讀寫結(jié)束信號，判斷讀寫的存儲單元地址是否為終止地址，如果是則返回待機(jī)狀態(tài)，如果不是，則存儲單元地址依序增加并向讀寫控制電路輸出對增加一位地址的存儲單元進(jìn)行讀寫的命令。

根據(jù)本發(fā)明的一個實施例的存儲器讀寫控制電路，其中所述狀態(tài)機(jī)電路其是由D觸發(fā)器和計時器組成的時序邏輯電路。

根據(jù)本發(fā)明的一個實施例的存儲器讀寫控制電路，其中所述存儲單元讀寫驅(qū)動電路，其包括字線控制電路、位線控制電路、板線控制電路，回寫使能控制電路，鎖存控制電路。

根據(jù)本發(fā)明的一個實施例的存儲器讀寫控制電路，其中所述讀寫驅(qū)動電路中的各控制電路依次連接，每個電路包括延時電路和脈沖電路，其中前一控制電路的延時電路的輸出為后一控制電路的延時電路的輸入。