[發(fā)明專利]靜電保護(hù)電路、集成電路及靜電泄放方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202011225663.5
• 申請(qǐng)日: 2020-11-05
• 公開（公告）號(hào): CN114447895A
• 公開（公告）日: 2022-05-06
• 發(fā)明（設(shè)計(jì)）人: 許杞安
• 申請(qǐng)（專利權(quán)）人: 長(zhǎng)鑫存儲(chǔ)技術(shù)有限公司
• 主分類號(hào): H02H9/00
• 分類號(hào): H02H9/00;H02H9/02;H01L27/02
• 代理公司: 上海晨皓知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31260
• 代理人: 成麗杰

1.一種靜電保護(hù)電路，其特征在于，包括：

脈沖檢測(cè)單元，用于檢測(cè)靜電脈沖，其第一端連接第一焊盤，其第二端連接第二焊盤，其輸出端輸出檢測(cè)結(jié)果信號(hào)；

泄放晶體管，柵極連接至所述脈沖檢測(cè)單元的輸出端，漏極連接至所述第一焊盤，源極連接至所述第二焊盤，用于在所述第一焊盤或第二焊盤有靜電時(shí)使源極、漏極之間導(dǎo)通，以泄放靜電電荷；

反饋延時(shí)單元，用于延長(zhǎng)所述泄放晶體管泄放靜電電荷時(shí)的導(dǎo)通時(shí)長(zhǎng)；

所述反饋延時(shí)單元包括：PMOS管，源極連接至所述第一焊盤，柵極連接至所述脈沖檢測(cè)單元的輸出端；NMOS管，源極連接至所述第二焊盤，漏極連接至所述脈沖檢測(cè)單元的輸出端，柵極連接所述PMOS管的漏極；

處理單元，分別連接至所述脈沖檢測(cè)單元的輸出端和所述反饋延時(shí)單元，用于根據(jù)所述檢測(cè)結(jié)果信號(hào)控制所述反饋延時(shí)單元的導(dǎo)通和關(guān)斷。

2.根據(jù)權(quán)利要求1所述的靜電保護(hù)電路，其特征在于，所述處理單元包括開關(guān)晶體管，柵極連接至所述脈沖檢測(cè)單元的輸出端，源極連接至所述第二焊盤，漏極連接至所述PMOS管的漏極。

3.根據(jù)權(quán)利要求2所述的靜電保護(hù)電路，其特征在于，所述開關(guān)晶體管為N型MOS管。

4.根據(jù)權(quán)利要求1所述的靜電保護(hù)電路，其特征在于，所述泄放晶體管為P型MOS管。

5.根據(jù)權(quán)利要求1所述的靜電保護(hù)電路，其特征在于，所述脈沖檢測(cè)單元包括：

檢測(cè)電阻，一端連接至所述第一焊盤，另一端連接至所述脈沖檢測(cè)單元的輸出端；

檢測(cè)電容，一端連接至所述第二焊盤，另一端連接至所述脈沖檢測(cè)單元的輸出端。

6.根據(jù)權(quán)利要求5所述的靜電保護(hù)電路，其特征在于，所述檢測(cè)電阻的電阻值和所述檢測(cè)電容的電容值的乘積小于0.1us。

7.根據(jù)權(quán)利要求6所述的靜電保護(hù)電路，其特征在于，所述檢測(cè)電容的電容值小于10pF。

8.根據(jù)權(quán)利要求1所述的靜電保護(hù)電路，其特征在于，所述泄放晶體管泄放靜電電荷時(shí)的導(dǎo)通時(shí)長(zhǎng)大于0.1微秒。

9.一種集成電路，其特征在于，包括如權(quán)利要求1至8中任一項(xiàng)所述的靜電保護(hù)電路，用于為所述集成電路上的焊盤泄放靜電。

10.一種靜電泄放方法，其特征在于，利用如權(quán)利要求1至8中任一項(xiàng)所述的靜電保護(hù)電路進(jìn)行靜電泄放，包括以下步驟：

提供泄放晶體管，所述泄放晶體管分別連接到需進(jìn)行靜電泄放保護(hù)的第一區(qū)域以及第二區(qū)域；

控制所述泄放晶體管在所述第一區(qū)域和第二區(qū)域表面有靜電電荷時(shí)導(dǎo)通；控制所述泄放晶體管在無需泄放靜電時(shí)關(guān)斷。