[發明專利]一種半導體結構及其制備方法

有效

• 申請號: 202011207284.3
• 申請日: 2020-11-03
• 公開（公告）號: CN112103243B
• 公開（公告）日: 2021-02-19
• 發明（設計）人: 鮑丙輝;曲厚任;李倩娣
• 申請（專利權）人: 晶芯成（北京）科技有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/538
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 朱艷

本發明公開一種半導體結構及其制備方法，所述制備方法至少包括以下步驟：提供一襯底；在所述襯底上形成金屬層，所述金屬層包括并排設置在所述襯底上的多個金屬凸起，相鄰所述金屬凸起與所述襯底之間形成一間隙；在所述金屬層上形成第一材料層，所述第一材料層填充所述間隙，所述第一材料層與金屬層交界面的水平延長線最低點不低于所述金屬層的水平最高點；在所述第一材料層上形成第二材料層；對所述第二材料層的表面進行平坦化處理，并暴露所述第一材料層；在暴露的所述第一材料層上形成第三材料層。本發明解決了晶圓鈍化層在化學機械研磨過程中缺陷進一步擴展，產品良率底的問題。

技術領域

本發明屬于半導體技術領域，特別是涉及一種半導體結構及其制備方法。

背景技術

隨著集成電路的制作向超大規模集成電路(ULSI：Ultra Large-ScaleIntegration)發展，晶片上的電路密度越來越大，晶片上所含元件數量不斷增加，晶片表面已無法提供足夠的面積來制作所需的互連結構(Interconnect)。為此，提出了兩層以上的多層互連結構的設計方法。所述設計方法通過刻蝕層間介質層形成溝槽或通孔，并在所述溝槽和通孔中填充導電材料來實現芯片內的多層電互連。形成互連結構后，為實現芯片與外部電路之間的電連(bonding)，還需要在晶片表面形成焊盤(pad)，所述焊盤與互連結構電連接。目前半導體器件或集成電路的制作焊盤的一種常用的方法是，在晶片最上面的頂層金屬上生長鈍化層，起到防潮防污染防靜電，保護內部電路的作用，再將鈍化層進行部分刻蝕以暴露出所述頂層金屬的一部分，以形成焊盤，用于鍵合引線，以便與其它器件或集成電路相連。

現有的鈍化層表面需要使用化學機械研磨法使鈍化層的表面變的平坦，從而使晶圓表面外觀一致，便于后段封測廠與終端客戶使用時的對準。在鈍化層的形成過程中由于材料間的應力不匹配，會在不同材料界面處形成縫隙、裂紋等缺陷，化學機械研磨過程中產生的應力造成缺陷在后續封測過程中進一步擴展，進而破壞晶圓頂部金屬層，致使最終產品良率下降。

發明內容

本發明的目的在于提供一種半導體結構及其制備方法，解決了晶圓鈍化層在化學機械研磨過程中缺陷進一步擴展，產品良率低的問題。

為解決上述技術問題，本發明是通過以下技術方案實現的：

本發明提供一種半導體結構制備方法，其至少包括以下步驟：

提供一襯底；

在所述襯底上形成金屬層，所述金屬層包括并排設置在所述襯底上的多個金屬凸起，相鄰所述金屬凸起與所述襯底之間形成一間隙；

在所述金屬層上形成第一材料層，所述第一材料層填充所述間隙，所述第一材料層與所述金屬層的交界面的水平延長線的最低點不低于所述金屬層的水平最高點；

在所述第一材料層上形成第二材料層；

對所述第二材料層的表面進行平坦化處理，并暴露所述第一材料層；

在暴露的所述第一材料層上形成第三材料層。

在本發明的一個實施例中，所述第一材料層通過高密度等離子沉積方法獲得。

在本發明的一個實施例中，所述第二材料層為聚合物層。

在本發明的一個實施例中，所述聚合物層為正硅酸乙酯。

在本發明的一個實施例中，所述聚合物為P型正硅酸乙酯。

在本發明的一個實施例中，所述平坦化處理去除的厚度大于所述第二材料層的厚度。

本發明還提供一種半導體結構，其包括：

襯底；

金屬層，其包括并排設置在所述襯底上的多個金屬凸起，相鄰所述金屬凸起與所述襯底之間形成一間隙；