[發明專利]用于形成半導體器件和系統的沉積工藝

在審

• 申請號: 202011197842.2
• 申請日: 2020-10-30
• 公開（公告）號: CN113035782A
• 公開（公告）日: 2021-06-25
• 發明（設計）人: 柯忠廷;徐志安
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 陳蒙

本公開涉及用于形成半導體器件和系統的沉積工藝。一種方法包括：將半導體襯底置于沉積室中，其中，半導體襯底包括溝槽；以及執行原子層沉積(ALD)工藝以在溝槽內沉積電介質材料，包括：使電介質材料的第一前體作為氣相流入沉積室；使電介質材料的第二前體作為氣相流入沉積室；以及控制沉積室內的壓力和溫度，使得第二前體作為第二前體的液相凝聚在溝槽內的表面上，其中，第二前體的液相具有毛細現象。

技術領域

本公開涉及用于形成半導體器件和系統的沉積工藝。

背景技術

半導體器件用于各種電子應用，例如，個人計算機、手機、數碼相機 和其他電子設備。半導體器件通常是通過以下方式來制造的：在半導體襯 底之上順序地沉積絕緣層或電介質層、導電層和半導體材料層，以及使用 光刻將各種材料層圖案化以在其上形成電路組件和元件。

半導體工業通過不斷減小最小特征尺寸，不斷提高各種電子組件(例 如，晶體管、二極管、電阻器、電容器等)的集成密度，從而允許更多的 組件被集成到給定區域中。然而，隨著最小特征尺寸的減小，出現了需要 解決的其他問題。

發明內容

根據本公開的一個實施例，提供了一種用于形成半導體器件的方法， 包括：將半導體襯底置于沉積室中，其中，所述半導體襯底包括溝槽；以 及執行原子層沉積(ALD)工藝以在所述溝槽內沉積電介質材料，包括： 使所述電介質材料的第一前體作為氣相流入所述沉積室；使所述電介質材 料的第二前體作為氣相流入所述沉積室；以及控制所述沉積室內的壓力和 溫度，使得所述第二前體作為所述第二前體的液相凝聚在所述溝槽內的表 面上，其中，所述第二前體的所述液相具有毛細現象。

根據本公開的另一實施例，提供了一種用于形成半導體器件的方法， 包括：形成在襯底中包括溝槽的半導體結構；以及利用使用工藝室執行的 原子層沉積(ALD)工藝而在所述溝槽內沉積電介質材料，其中，所述 ALD工藝包括ALD循環，所述ALD循環包括：將所述半導體結構暴露于 第一前體；以及將所述半導體結構暴露于第二前體，其中，所述第二前體 作為具有毛細現象的液體凝聚在所述半導體結構的表面上；其中，所述電 介質材料自所述溝槽的底表面起的豎直沉積速率大于所述電介質材料自所 述溝槽的側壁起的橫向沉積速率。

根據本公開的又一實施例，提供了一種半導體器件，包括：鰭，所述 鰭從襯底突出；隔離區域，所述隔離區域圍繞所述鰭；柵極堆疊，所述柵 極堆疊位于所述鰭之上；源極/漏極區域，所述源極/漏極區域在所述鰭中 與所述柵極堆疊相鄰；層間電介質(ILD)，所述ILD位于所述源極/漏極 區域之上，其中，所述柵極堆疊的頂表面從所述ILD的頂表面凹陷；硬掩 模，所述硬掩模覆蓋所述柵極堆疊，其中，所述硬掩模的頂表面與所述 ILD的頂表面平齊，其中，所述硬掩模沒有接縫，其中，所述硬掩模具有 在1:3至1:25之間的范圍內的高度：寬度縱橫比；并且其中，所述硬掩模 包含金屬氧化物；以及導電特征，所述導電特征延伸穿過所述硬掩模以與 所述柵極堆疊接觸。

附圖說明

當與附圖一起閱讀時，根據以下詳細描述將最好地理解本公開的各個 方面。要注意的是，根據行業標準慣例，不按比例繪制各種特征。事實上， 為了論述的清楚，可以任意增大或減小各種特征的尺寸。

圖1A和圖1B是根據一些實施例的用于執行毛細輔助(capillary- assisted)原子層沉積(ALD)工藝的沉積系統的圖示。

圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9和圖10是根據一些實 施例的執行毛細輔助沉積ALD工藝的中間階段的截面視圖。

圖11是根據一些實施例的毛細輔助沉積ALD工藝的ALD循環的圖 示。

圖12、圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖 21、圖22、圖23、圖24、圖25、圖26、圖27和圖28是根據一些實施例 的制造FinFET的中間階段的各種視圖。

具體實施方式