[發明專利]集成芯片結構及其形成方法、多維集成芯片

在審

• 申請號: 202011197152.7
• 申請日: 2020-10-30
• 公開（公告）號: CN112750707A
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 黃志輝;周正賢;蔡正原;吳國銘;李昇展
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/48
• 分類號: H01L21/48;H01L23/498
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

在一些實施例中，本發明涉及一種形成集成芯片結構的方法?？梢酝ㄟ^在設置在第一半導體襯底的上表面上方的第一互連結構內形成多個互連層來執行該方法。執行邊緣修整工藝以沿著第一半導體襯底的周邊去除第一互連結構和第一半導體襯底的部分。邊緣修整工藝產生具有凹進表面的第一半導體襯底，凹進表面通過直接設置在第一半導體襯底上方的內側壁耦合至上表面。在執行邊緣修整工藝之后，在第一互連結構的側壁上形成介電覆蓋結構。本發明的實施例還涉及集成芯片結構和多維集成芯片。

技術領域

本發明的實施例涉及集成芯片結構及其形成方法、多維集成芯片。

背景技術

多維集成芯片是具有多個半導體管芯的集成芯片，多個半導體管芯彼此垂直堆疊并且通過延伸穿過一個或多個半導體管芯的襯底通孔(TSV)電連接。隨著光刻縮放變得越來越困難，多維集成芯片已經成為單管芯集成芯片(IC)的有吸引力的替代物。多維集成芯片提供了相對于單管芯IC的許多優勢，諸如占用面積小、相鄰管芯之間的互連件更短、器件密度更高以及將不同類型的半導體管芯(例如，存儲器、邏輯、MEM等)集成為單個集成芯片結構的能力。

發明內容

本發明的實施例提供了一種形成集成芯片結構的方法，包括：在設置在第一半導體襯底的上表面上方的第一互連結構內形成多個互連層；執行邊緣修整工藝以沿著所述第一半導體襯底的周邊去除所述第一互連結構和所述第一半導體襯底的部分，其中，所述邊緣修整工藝產生具有凹進表面的所述第一半導體襯底，所述凹進表面通過直接設置在所述第一半導體襯底上方的外側壁而耦合至所述上表面；以及在執行所述邊緣修整工藝之后，沿著所述第一互連結構的側壁形成介電覆蓋結構。

本發明的另一實施例提供了一種形成多維集成芯片的方法，包括：在第一襯底的上表面上方的介電結構內形成多個互連層；執行第一邊緣修整工藝，所述第一邊緣修整工藝沿著所述第一襯底的周邊去除所述介電結構和所述第一襯底的部分；在所述第一邊緣修整工藝之后形成金屬殘留物層，所述金屬殘留物層在所述多個互連層上方延伸；以及沿著所述金屬殘留物層的側壁并且在所述金屬殘留物層的上表面上方形成第一介電覆蓋結構。

本發明的又一實施例提供了一種集成芯片結構，包括：第一襯底，具有位于中心區域內的上表面和位于圍繞所述中心區域的外圍區域內的凹進表面，其中，所述凹進表面從所述中心區域橫向延伸至所述第一襯底的最外邊緣，并且垂直地位于所述第一襯底的所述上表面和與所述上表面相對的下表面之間；第一多個互連層，設置在所述上表面上的第一介電結構內；金屬殘留物層，沿著所述第一介電結構的側壁設置；以及第一介電覆蓋結構，設置在所述凹進表面上方并且沿著所述金屬殘留物層的外側壁。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A至圖1B示出了具有介電覆蓋結構的集成芯片結構的一些實施例，該介電覆蓋結構配置為減輕由邊緣修整工藝導致的損壞。

圖2至圖7示出了具有介電覆蓋結構的多維集成芯片結構的一些可選實施例的截面圖。

圖8至圖15D示出了一系列截面圖，共同示出了形成集成芯片結構的方法的一些實施例，集成芯片結構具有配置為減輕微電弧放電的介電覆蓋結構。

圖16示出了形成具有介電覆蓋結構的集成芯片結構的方法的一些實施例的流程圖。

圖17A至圖17B示出了具有上部等離子體排斥區(PEZ)環和下部PEZ環的半導體晶圓和處理工具的一些實施例的截面圖和頂視圖。

具體實施方式