[發(fā)明專利]一種用于測試FPGA設計的跨時鐘域信號同步的方法

有效

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• 申請日: 2020-10-30
• 公開（公告）號: CN112416054B
• 公開（公告）日: 2022-11-08
• 發(fā)明（設計）人: 趙鑫鑫;姜凱;劉強;李朋
• 申請（專利權）人: 山東浪潮科學研究院有限公司
• 主分類號: G06F1/12
• 分類號: G06F1/12;G06M1/27;G06F30/34
• 代理公司: 北京君慧知識產權代理事務所(普通合伙) 11716
• 代理人: 董延麗

本申請公開了一種用于測試FPGA設計的跨時鐘域信號同步的方法及電路，用以解決現(xiàn)有技術中FPGA設計的跨時鐘域信號同步失敗錯誤不容易定位的問題。該方法包括：將被同步信號在源時鐘域數據變化情況記錄在被同步信號數據上升沿檢測和計數模塊；通過計數結果跨時鐘同步模塊將同步后的記錄數據發(fā)送給計數結果比較及報警模塊；將所述被同步信號在目的時鐘域數據變化情況記錄在同步后信號數據上升沿檢測和計數模塊中，并將所述記錄數據發(fā)送給所述計數結果比較及報警模塊；設置等待時間閾值，在等待時間閾值個數的單位時間內比較所述同步后信號數據上升沿檢測和計數模塊和計數結果跨時鐘域同步模塊各自的記錄數據是否一致。

技術領域

本申請涉及FPGA設計領域，尤其涉及一種用于測試FPGA設計的跨時鐘域信號同步的方法及電路。

背景技術

目前，電子信息技術產業(yè)發(fā)展迅速，對于專用芯片的性能要求越來越高，在集成電路技術迅速進步的同時，集成電路的復雜程度呈指數增加，研發(fā)生產周期大幅延長，不能很好的適應多變的市場需求。

FPGA提供了一種可以靈活實現(xiàn)電路的方法，平衡了產品研發(fā)周期和產品性能之間的矛盾。由于FPGA設計功能的復雜度上升，設計中會同時使用多個時鐘驅動設計，經常需要進行跨時鐘域信號同步，而這種同步經常因為設計者對不同時鐘頻率、相位理解的誤差導致同步失敗，并且這種同步失敗的錯誤非常不容易發(fā)現(xiàn)，不利于設計功能的正確實現(xiàn)。

發(fā)明內容

本申請實施例提供一種用于測試FPGA設計的跨時鐘域信號同步的方法及電路，用以解決現(xiàn)有技術中FPGA設計的跨時鐘域信號同步失敗錯誤不容易定位的問題。

本申請實施例提供一種用于FPGA設計的跨時鐘域信號同步的方法，包括：

將被同步信號在源時鐘域數據變化情況記錄在被同步信號數據上升沿檢測和計數模塊中；

通過計數結果跨時鐘域同步模塊將記錄在所述被同步信號數據上升沿檢測和計數模塊中的所述源時鐘域數據變化情況同步至所述目的時鐘域，并將同步后的記錄數據發(fā)送給計數結果比較及報警模塊；

將所述被同步信號在目的時鐘域數據變化情況記錄在同步后信號數據上升沿檢測和計數模塊中，并將所述記錄數據發(fā)送給所述計數結果比較及報警模塊；

設置等待時間閾值，在收到所述計數結果跨時鐘域同步模塊和同步后信號數據上升沿檢測和計數模塊發(fā)送的所述記錄數據后，在所述等待時間閾值個數的單位時間內比較所述同步后信號數據上升沿檢測和計數模塊和所述計數結果跨時鐘域同步模塊各自的所述記錄數據是否一致。

通過比較同步后信號數據上升沿檢測和計數模塊和計數結果跨時鐘域同步模塊中各自的記錄數據是否一致，定位跨時鐘域信號同步失敗的錯誤。

可選地，在所述將被同步信號在源時鐘域數據變化情況記錄在被同步信號數據上升沿檢測和計數模塊中之前，所述方法還包括：

在所述源時鐘域中檢測所述被同步信號的數據上升沿，在檢測到所述數據上升沿后將計數器值加1。

能夠得到在源時鐘域檢測到多少個數據上升沿。

可選地，在所述將所述被同步信號在目的時鐘域數據變化情況記錄在同步后信號數據上升沿檢測和計數模塊中，并將所述記錄數據發(fā)送給計數結果比較及報警模塊之前，所述方法還包括：

在所述目的時鐘域中檢測信號被同步后的數據上升沿，在檢測到所述數據上升沿后將計數器值加1。

能夠得到在目的時鐘域檢測到多少個數據上升沿。

可選地，所述通過計數結果跨時鐘域同步模塊將記錄在所述被同步信號數據上升沿檢測和計數模塊中的所述源時鐘域數據變化情況同步至所述目的時鐘域，并將同步后的記錄數據發(fā)送給計數結果比較及報警模塊，具體包括：