[發明專利]一種用于測試FPGA設計的跨時鐘域信號同步的方法

有效

• 申請號: 202011196002.4
• 申請日: 2020-10-30
• 公開（公告）號: CN112416054B
• 公開（公告）日: 2022-11-08
• 發明（設計）人: 趙鑫鑫;姜凱;劉強;李朋
• 申請（專利權）人: 山東浪潮科學研究院有限公司
• 主分類號: G06F1/12
• 分類號: G06F1/12;G06M1/27;G06F30/34
• 代理公司: 北京君慧知識產權代理事務所(普通合伙) 11716
• 代理人: 董延麗

1.一種用于測試FPGA設計的跨時鐘域信號同步的方法，其特征在于，包括：

將被同步信號在源時鐘域數據變化情況記錄在被同步信號數據上升沿檢測和計數模塊中；

通過計數結果跨時鐘域同步模塊將記錄在所述被同步信號數據上升沿檢測和計數模塊中的所述源時鐘域數據變化情況同步至目的時鐘域，并將同步后的記錄數據發送給計數結果比較及報警模塊；

將所述被同步信號在目的時鐘域數據變化情況記錄在同步后信號數據上升沿檢測和計數模塊中，并將所述記錄數據發送給所述計數結果比較及報警模塊；

設置等待時間閾值，在收到所述計數結果跨時鐘域同步模塊和同步后信號數據上升沿檢測和計數模塊發送的所述記錄數據后，在所述等待時間閾值個數的單位時間內比較所述同步后信號數據上升沿檢測和計數模塊和所述計數結果跨時鐘域同步模塊各自的所述記錄數據是否一致；

若所述記錄數據一致，則所述源時鐘域與所述目的時鐘域同步，所述計數結果比較及報警模塊繼續在等待時間閾值個數的單位時間內比較所述同步后信號數據上升沿檢測和計數模塊和所述計數結果跨時鐘域同步模塊各自的所述記錄數據；

若所述記錄數據不一致，則所述計數結果比較及報警模塊發出報警信號。

2.根據權利要求1所述的方法，其特征在于，在所述將被同步信號在源時鐘域數據變化情況記錄在被同步信號數據上升沿檢測和計數模塊中之前，所述方法還包括：

在所述源時鐘域中檢測所述被同步信號的數據上升沿，在檢測到所述數據上升沿后將計數器值加1。

3.根據權利要求1所述的方法，其特征在于，在所述將所述被同步信號在目的時鐘域數據變化情況記錄在同步后信號數據上升沿檢測和計數模塊中，并將所述記錄數據發送給計數結果比較及報警模塊之前，所述方法還包括：

在所述目的時鐘域中檢測信號被同步后的數據上升沿，在檢測到所述數據上升沿后將計數器值加1。

4.根據權利要求2所述的方法，其特征在于，所述通過計數結果跨時鐘域同步模塊將記錄在所述被同步信號數據上升沿檢測和計數模塊中的所述源時鐘域數據變化情況同步至所述目的時鐘域，并將同步后的記錄數據發送給計數結果比較及報警模塊具體包括：

將所述被同步信號數據上升沿檢測和計數模塊中記錄的數值同步至所述目的時鐘域，并將所述數據變化情況發送給所述計數結果比較及報警模塊。

5.根據權利要求2所述的方法，其特征在于，所述方法還包括：

將所述計數器的數據變化情況記錄在所述被同步信號數據上升沿檢測和計數模塊中。

6.根據權利要求3所述的方法，其特征在于，所述方法還包括：

將所述計數器的數據變化情況記錄在所述同步后信號數據上升沿檢測和計數模塊中。

7.根據權利要求1所述的方法，其特征在于，所述設置等待時間閾值，具體包括：

根據所述源時鐘域信號的周期和所述目的時鐘域信號的周期之間的比例關系，設置等待時間閾值。

8.一種用于測試FPGA設計的跨時鐘域信號同步的電路，其特征在于，包括：

被同步信號數據上升沿檢測和計數模塊，記錄被同步信號在源時鐘域數據變化情況；

同步后信號數據上升沿檢測和計數模塊，記錄同步后信號在目的時鐘域數據變化情況；

計數結果跨時鐘域同步模塊，將記錄在所述被同步信號檢測和計數模塊中的所述源時鐘域數據變化情況同步至所述目的時鐘域；

計數結果比較及報警模塊，比較所述同步后信號檢測和計數模塊和所述計數結果跨時鐘域同步模塊各自的所述記錄數據是否一致；

若所述記錄數據一致，則所述源時鐘域與所述目的時鐘域同步，所述計數結果比較及報警模塊繼續在等待時間閾值個數的單位時間內比較所述同步后信號數據上升沿檢測和計數模塊和所述計數結果跨時鐘域同步模塊各自的所述記錄數據；

若所述記錄數據不一致，則所述計數結果比較及報警模塊發出報警信號。