[發明專利]處理器及其操作方法

有效

• 申請號: 202011187263.X
• 申請日: 2020-10-30
• 公開（公告）號: CN112286577B
• 公開（公告）日: 2022-12-06
• 發明（設計）人: 宋晨晨;張余;楊夢晨;王健斌;張秋旋
• 申請（專利權）人: 上海兆芯集成電路有限公司
• 主分類號: G06F9/22
• 分類號: G06F9/22;G06F9/30;G06F9/50;G06F12/0871;G06F12/0875
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 李芳華

1.一種處理器，包括：

多個實體緩存器；以及

一重命名電路，耦接于所述多個實體緩存器，被配置為接收一微指令序列，并且檢查所述微指令序列，其中

所述微指令序列包括一前一指令、一當前指令和一后一指令，

當所述當前指令包括一移動指令且所述當前指令的源邏輯緩存器相同于所述前一指令的目的邏輯緩存器時，所述重命名電路將被分配給所述前一指令的所述目的邏輯緩存器的第一實體緩存器分配給所述當前指令的源邏輯緩存器；

當所述當前指令包括一移動指令且所述后一指令的源邏輯緩存器相同于所述當前指令的所述目的邏輯緩存器時，所述重命名電路將被分配給所述當前指令的所述目的邏輯緩存器的所述第一實體緩存器分配給所述后一指令的源邏輯緩存器，其中，所述第一實體緩存器為所述多個實體緩存器之一。

2.如權利要求1所述的處理器，其中所述重命名電路包括：

一更名表模塊；以及

一快速移動檢查模塊，被配置為檢查所述微指令序列的所述當前指令，當所述當前指令包括所述移動指令時，所述重命名電路依據所述更名表模塊中的記錄，將被分配給所述當前指令的所述源邏輯緩存器的所述第一實體緩存器分配給所述當前指令的所述目的邏輯緩存器，并且將所述當前指令的所述目的邏輯緩存器與所述第一實體緩存器之間的對應關系記錄在所述更名表模塊中。

3.如權利要求2所述的處理器，其中所述重命名電路還包括：

一多路復用器，具有一輸出端與一第一輸入端，所述多路復用器通過所述輸出端與所述第一輸入端耦接至所述更名表模塊；以及

一實體緩存器分配模塊，耦接至所述多路復用器的一第二輸入端，被配置為當所述當前指令不包括所述移動指令時，進行一分配操作以將一第二實體緩存器分配給所述當前指令的所述目的邏輯緩存器，其中所述第二實體緩存器為所述多個實體緩存器其中之一，

其中當所述當前指令包括所述移動指令時，所述快速移動檢查模塊向所述多路復用器發出一啟用快速移動信號，所述多路復用器根據所述啟用快速移動信號選擇所述第一輸入端，從所述更名表模塊中讀出之前被分配給所述當前指令的所述源邏輯緩存器的所述第一實體緩存器分配給所述當前指令的所述目的邏輯緩存器，并將所述當前指令的所述目的邏輯緩存器與所述第一實體緩存器之間的對應關系通過所述輸出端記錄在所述更名表模塊中。

4.如權利要求1所述的處理器，還包括：

一重排序緩沖器電路，耦接至所述重命名電路，當所述當前指令包括所述移動指令時，所述重命名電路生成一啟用快速移動信號，并將所述當前指令與所述啟用快速移動信號發送給所述重排序緩沖器電路；所述重排序緩沖器電路存儲所述當前指令，并根據所述啟用快速移動信號將所述當前指令標記為等待退休狀態。

5.如權利要求1所述的處理器，還包括：

一保留站電路，耦接至所述重命名電路，當所述當前指令包括所述移動指令時，所述重命名電路生成一啟用快速移動信號，并將所述當前指令與所述啟用快速移動信號發送給所述保留站電路；所述保留站電路根據所述啟用快速移動信號忽略所述當前指令。

6.如權利要求1所述的處理器，其中所述第一實體緩存器的所有位至少被分為一高位部分以及一低位部分，

所述重命名電路還檢查所述當前指令的所述源邏輯緩存器的一第一使用位數量與所述當前指令的所述目的邏輯緩存器的一第二使用位數量，以及

當所述第一使用位數量與所述第二使用位數量其中至少一個小于所述第一實體緩存器的一數據位數量時，并且當所述當前指令包括所述移動指令時，所述重命名電路將所述源邏輯緩存器所對應的所述第一實體緩存器的一清除位標記置為第一數值，并將所述清除位標記存入一更名表模塊中，以通知一執行電路去清除所述第一實體緩存器的所述高位部分。

7.如權利要求6所述的處理器，

其中當所述第一使用位數量與所述第二使用位數量等于所述數據位數量時，所述重命名電路將所述清除位標記置為第二數值，并將其存入所述更名表模塊中。