[發明專利]處理器及其操作方法

有效

• 申請號: 202011187263.X
• 申請日: 2020-10-30
• 公開（公告）號: CN112286577B
• 公開（公告）日: 2022-12-06
• 發明（設計）人: 宋晨晨;張余;楊夢晨;王健斌;張秋旋
• 申請（專利權）人: 上海兆芯集成電路有限公司
• 主分類號: G06F9/22
• 分類號: G06F9/22;G06F9/30;G06F9/50;G06F12/0871;G06F12/0875
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 李芳華

本發明提出一種處理器及其操作方法。處理器包括多個實體緩存器以及一重命名電路。重命名電路耦接于多個實體緩存器。重命名電路被配置為接收微指令序列，并且檢查微指令序列。當微指令序列中的當前指令包括移動指令時，重命名電路將被分配給當前指令的源邏輯緩存器的一第一實體緩存器分配給當前指令的目的邏輯緩存器，其中，所述第一實體緩存器為所述多個實體緩存器之一。

技術領域

本發明是有關于一種處理器及其操作方法，特別是關于一種可以提高微指令序列執行效率的處理器及其操作方法。

背景技術

在一般的處理器架構中，實體緩存器的數量是有限的。特別是，移動指令需要將數據從源邏輯緩存器搬移到目的邏輯緩存器。針對這個移動指令，已知的處理器會分配兩個實體緩存器作為這個移動指令的目的邏輯緩存器和源邏輯緩存器。再者，已知的處理器在執行移動指令時會在兩個實體緩存器之間進行數據搬移，然而數據搬移需要耗費處理器資源與時間。如何優化實體緩存器的使用效率，以及減少對處理器資源與時間的消耗是急需解決的課題。

發明內容

本發明提供一種處理器及其操作方法，以優化實體緩存器的使用效率，并減少對處理器資源與時間的消耗。

本發明的一種處理器包括多個實體緩存器以及一重命名電路。重命名電路耦接于多個實體緩存器。重命名電路被配置為接收微指令序列，并且檢查微指令序列。當微指令序列中的當前指令包括移動指令時，重命名電路將被分配給當前指令的源邏輯緩存器的一第一實體緩存器分配給當前指令的目的邏輯緩存器，其中，所述第一實體緩存器為所述多個實體緩存器之一。

本發明的一種處理器的操作方法包括：接收微指令序列；檢查微指令序列；當微指令序列中的當前指令包括移動指令時，將被分配給當前指令的源邏輯緩存器的一第一實體緩存器分配給當前指令的目的邏輯緩存器，其中，所述第一實體緩存器為多個實體緩存器之一。

基于上述，在本發明的諸多實施例中，處理器及其操作方法可以檢查微指令序列。藉由檢查在微指令序列中的當前指令是否包括移動指令，處理器可以決定是否要將已經被分配給當前指令的源邏輯緩存器的一第一實體緩存器分配給當前指令的目的邏輯緩存器。如此一來，實體緩存器的使用效率可以被優化，并可減少對處理器資源與時間的消耗。

附圖說明

圖1是根據本發明的一實施例繪示一種處理器的電路方塊(circuit block) 示意圖。

圖2是根據本發明的一實施例繪示一種處理器的操作方法的流程示意圖。

圖3是根據本發明的一實施例繪示一種重命名電路的電路方塊示意圖。

圖4A與圖4B是根據本發明的另一實施例繪示一種處理器的操作方法的流程示意圖。

符號說明：

100:處理器

110:實體緩存器單元

111、112、11x:實體緩存器

120:重命名電路

130:指令翻譯電路

140:重排序緩沖器電路

150:保留站電路

160:執行電路

S210、S230、S240、S260:步驟

310:更名表模塊

320:多路復用器

330:實體緩存器分配模塊

340:快速移動檢查模塊

fastmov:檢查結果

uopinfo:微指令的相關信息