[發明專利]在晶圓測試過程中檢測電子位圖中坐標偏移的方法

在審

• 申請號: 202011186921.3
• 申請日: 2020-10-30
• 公開（公告）號: CN112530823A
• 公開（公告）日: 2021-03-19
• 發明（設計）人: 宋長宇;王天平
• 申請（專利權）人: 普冉半導體（上海）股份有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;G01R31/28
• 代理公司: 上海元好知識產權代理有限公司 31323
• 代理人: 張妍;周乃鑫

一種在晶圓測試過程中檢測電子位圖中坐標偏移的方法，將每道晶圓測試后產生的所有電子位圖疊加形成一張疊加電子位圖，自動統計疊加電子位圖上的疊加測試結果，當疊加測試結果中顯示至少一個芯片的前道測試結果為不良品，而后道測試結果為良品，和/或當疊加測試結果中顯示了至少一道測試結果，同時至少一個芯片缺少了至少一道測試結果，則判斷電子位圖出現了坐標偏移。本發明在晶圓測試過程中及時發現并阻止電子位圖坐標偏移現象的發生，消除了測試廠的隱患和風險，提高了晶圓測試后的產品良率，大大降低了封裝廠挑錯芯片的可能性，減少了晶圓損失，減小了晶圓流入市場的風險，提高了量產的合格率。

技術領域

本發明涉及集成電路中晶圓測試數據驗證領域，尤其涉及一種在晶圓測試過程中檢測電子位圖中坐標偏移的方法。

背景技術

半導體電路初始形態是以晶圓的形式被制造出來，晶圓是一個圓形硅片，在這個硅片基礎之上，建立了許多獨立的電路，一片晶圓上這種單個獨立電路被稱為芯片(die)。當晶圓制造完成后，需要經過晶圓測試(CP，Circuit probing)進行篩選測試，符合器件特征或測試規格書要求的芯片為良品(good die)；反之，不符合要求的芯片為不良品(baddie)。任何一顆芯片在晶圓上有其確定的坐標位置，完成晶圓測試以后，測試系統會產生一個電子位圖(map)，用以記錄芯片在晶圓上的坐標以及良品/不良品的CP篩選測試結果。經過晶圓測試以后的晶圓需經過減薄/劃片/引線鍵合等一系列封裝加工工藝過程，最終得到一顆合格的封裝芯片。早期的芯片加工過程是在晶圓測試后，根據晶圓測試的篩選測試結果，在晶圓上將不良芯片打上墨點，良品芯片不作任何標記，以區分良品和不良品。在其后的封裝過程中，封裝設備可以識別出沒有墨點標識的良品，進行摘片和封裝，將有墨點標識的不良品留在晶圓上。隨著技術的發展，芯片尺寸越來越小，在如此小尺寸的芯片上打墨點已經變得不太可能，目前已采用非打點技術進行封裝摘片，即封裝設備通過識別未打墨點的電子位圖(inkless map)的電子文件進行良品和不良品芯片的識別區分，省去了在不良芯片上打點的工藝過程。在晶圓測試過程后，晶圓測試廠將晶圓和其電子位圖交給封裝廠，封裝廠將通過晶圓測試的最終站點的電子位圖挑選良品，再經過FT測試廠Final test(FT測試)，篩選出的良品才是最后被使用的合格芯片。

但是由于各種原因，在電子位圖生成中，電子位圖中的芯片坐標可能會有偏移，將會引起封裝摘片錯誤，將不良品作為良品摘取并完成封裝；反之，也會將良品作為不良品丟棄在晶圓上。從晶圓測試廠轉移到封裝廠的晶圓電子位圖尤為重要，一個有著坐標偏移的電子位圖會導致良品的大量損失和不良品流向市場的巨大風險。所以檢查晶圓測試過程中電子位圖是否有坐標偏移的現象就變得十分重要。早先的方法是將最后一道晶圓測試的電子位圖當作封裝廠摘片的電子位圖，這個方法很容易出現坐標偏移的情況，這有很大風險。如果前幾道晶圓測試過程中有一次出現了電子位圖坐標偏移，或者選錯電子位圖模板，就會使接下來的封裝摘片錯誤，不可避免地造成損失。特別是如今為了滿足消費者對高品質生活的追求，芯片做的越來越小，一些芯片需要在磨薄后直接與其他芯片合封，坐標偏移會造成合封后大批量的合封片不能使用，造成極大的損失。

發明內容

本發明的目的在于提供一種在晶圓測試過程中檢測電子位圖中坐標偏移的方法，在晶圓測試過程中及時發現并阻止電子位圖坐標偏移現象的發生，消除了測試廠的隱患和風險，提高了晶圓測試后的產品良率，大大降低了封裝廠挑錯芯片的可能性，減少了晶圓損失，減小了晶圓流入市場的風險，提高了量產的合格率。

為了達到上述目的，本發明提供一種在晶圓測試過程中檢測電子位圖中坐標偏移的方法，包含以下步驟：依次對晶圓上的待測芯片進行多道晶圓測試，將每道晶圓測試后產生的所有電子位圖疊加形成一張疊加電子位圖，所述疊加電子位圖上的疊加測試結果按照測試先后順序顯示了所述晶圓上的每個待測芯片的每道測試結果，自動統計疊加電子位圖上的疊加測試結果，當疊加測試結果中顯示至少一個芯片的前道測試結果為不良品，而后道測試結果為良品，和/或當疊加測試結果中顯示了至少一道測試結果，同時至少一個芯片缺少了至少一道測試結果，則判斷電子位圖出現了坐標偏移。