[發(fā)明專利]基于BCH并行算法和LDPC算法的糾錯(cuò)電路及方法

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• 申請(qǐng)?zhí)枺?/td>: 202011181231.9
• 申請(qǐng)日: 2020-10-29
• 公開(kāi)（公告）號(hào): CN112332865A
• 公開(kāi)（公告）日: 2021-02-05
• 發(fā)明（設(shè)計(jì)）人: 趙朔天;黎楊;段廷勇;于大治
• 申請(qǐng)（專利權(quán)）人: 深圳電器公司
• 主分類號(hào): H03M13/15
• 分類號(hào): H03M13/15;H03M13/11;H03M13/29
• 代理公司: 廣州三環(huán)專利商標(biāo)代理有限公司 44202
• 代理人: 熊永強(qiáng)

1.一種基于BCH并行算法和LDPC算法的糾錯(cuò)電路，其特征在于，所述糾錯(cuò)電路包括BCH并行算法電路、LDPC算法電路和模式配置電路，其中，

所述BCH并行算法電路，用于并行處理編譯碼操作過(guò)程和數(shù)據(jù)傳輸過(guò)程；

所述LDPC算法電路，用于對(duì)數(shù)據(jù)進(jìn)行LDPC編譯碼；

所述模式配置電路，用于配置通過(guò)所述BCH并行算法電路和/或所述LDPC算法電路進(jìn)行糾錯(cuò)。

2.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述BCH并行算法電路包括編碼模塊、譯碼模塊、糾錯(cuò)控制模塊和自動(dòng)重寫模塊，其中，

所述編碼模塊，用于并行處理編碼操作過(guò)程和NAND flash存儲(chǔ)器的寫數(shù)據(jù)操作過(guò)程；

所述譯碼模塊，用于并行處理譯碼操作過(guò)程和數(shù)據(jù)傳輸過(guò)程；

所述糾錯(cuò)控制模塊，用于對(duì)數(shù)據(jù)編譯碼操作過(guò)程進(jìn)行糾錯(cuò)控制；

所述自動(dòng)重寫模塊，用于重寫數(shù)據(jù)。

3.根據(jù)權(quán)利要求2所述的電路，其特征在于，所述譯碼模塊的譯碼操作過(guò)程包括第一級(jí)流水線、第二級(jí)流水線和第三級(jí)流水線，其中，

所述譯碼操作過(guò)程的第一級(jí)流水線為伴隨式計(jì)算；

所述譯碼操作過(guò)程的第二級(jí)流水線為求解錯(cuò)誤位置多項(xiàng)式；

所述譯碼操作過(guò)程的第三級(jí)流水線為查找錯(cuò)誤位置并糾錯(cuò)。

4.根據(jù)權(quán)利要求3所述的電路，其特征在于，所述譯碼模塊具體用于：

并行處理所述譯碼操作過(guò)程的第一級(jí)流水線和所述NAND flash的讀數(shù)據(jù)操作過(guò)程；

并行處理所述譯碼操作過(guò)程的第三級(jí)流水線和譯碼數(shù)據(jù)輸出過(guò)程。

5.根據(jù)權(quán)利要求2所述的電路，其特征在于，所述自動(dòng)重寫模塊具體用于：

在編碼后的第一數(shù)據(jù)寫入所述NAND flash之后，從所述NAND flash中讀取第二數(shù)據(jù)；

將所述第二數(shù)據(jù)與所述第一數(shù)據(jù)進(jìn)行異或運(yùn)算；

根據(jù)異或運(yùn)算的結(jié)果判斷是否發(fā)生錯(cuò)誤；

若發(fā)生錯(cuò)誤，獲取錯(cuò)誤位數(shù)；

在錯(cuò)誤位數(shù)大于預(yù)設(shè)糾錯(cuò)位數(shù)時(shí)，重寫數(shù)據(jù)。

6.根據(jù)權(quán)利要求5所述的電路，其特征在于，所述自動(dòng)重寫模塊還用于：

重寫數(shù)據(jù)后，重復(fù)執(zhí)行判斷是否發(fā)生錯(cuò)誤，若發(fā)生錯(cuò)誤則重寫數(shù)據(jù)的步驟，直到發(fā)出寫入成功指令；

若重寫數(shù)據(jù)的次數(shù)超過(guò)預(yù)設(shè)重寫次數(shù)閾值，則發(fā)出寫入失敗指令。

7.根據(jù)權(quán)利要求1-6任一項(xiàng)所述的電路，其特征在于，所述模式配置電路具體用于：

當(dāng)數(shù)據(jù)速率小于預(yù)設(shè)數(shù)據(jù)速率和/或數(shù)據(jù)吞吐率小于預(yù)設(shè)數(shù)據(jù)吞吐率時(shí)，配置通過(guò)所述BCH并行算法電路、所述BCH并行算法電路與所述LDPC算法電路并行的其中一種電路進(jìn)行糾錯(cuò)；

當(dāng)數(shù)據(jù)速率不小于所述預(yù)設(shè)數(shù)據(jù)速率和/或數(shù)據(jù)吞吐率不小于所述預(yù)設(shè)數(shù)據(jù)吞吐率時(shí)，配置通過(guò)所述BCH并行算法電路與所述LDPC算法電路并行/交替的電路進(jìn)行糾錯(cuò)；

當(dāng)數(shù)據(jù)的重要等級(jí)不小于預(yù)設(shè)等級(jí)時(shí)，配置通過(guò)所述BCH并行算法電路與所述LDPC算法電路串行的電路進(jìn)行糾錯(cuò)。

8.根據(jù)權(quán)利要求7所述的電路，其特征在于，所述模式配置電路具體用于：

當(dāng)配置通過(guò)所述BCH并行算法電路與所述LDPC算法電路并行的電路進(jìn)行糾錯(cuò)時(shí)，獲取所述BCH并行算法電路和所述LDPC算法電路的數(shù)據(jù)處理狀態(tài)；

若所述BCH并行算法電路滿載運(yùn)行，則控制所述LDPC算法電路通過(guò)NAND flash控制單元從所述NAND flash中讀寫數(shù)據(jù)進(jìn)行處理；

若所述LDPC算法電路滿載運(yùn)行，則控制所述BCH并行算法電路從所述NAND flash中讀寫數(shù)據(jù)進(jìn)行處理。

9.根據(jù)權(quán)利要求1所述的電路，其特征在于，所述電路集成在固態(tài)驅(qū)動(dòng)器SSD的主控芯片上，或者，所述電路單獨(dú)集成在所述SSD上。

10.一種基于BCH并行算法和LDPC算法的糾錯(cuò)方法，其特征在于，所述方法應(yīng)用于糾錯(cuò)電路，所述糾錯(cuò)電路包括BCH并行算法電路、LDPC算法電路和模式配置電路，所述方法包括：

所述BCH并行算法電路并行處理編譯碼操作過(guò)程和數(shù)據(jù)傳輸過(guò)程；

所述LDPC算法電路對(duì)數(shù)據(jù)進(jìn)行LDPC編譯碼；

所述模式配置電路配置通過(guò)所述BCH并行算法電路和/或所述LDPC算法電路進(jìn)行糾錯(cuò)。