[發(fā)明專利]一種LED芯片制備方法及其LED芯片

有效

• 申請?zhí)枺?/td>: 202011165500.2
• 申請日: 2020-10-27
• 公開（公告）號: CN112366254B
• 公開（公告）日: 2022-02-22
• 發(fā)明（設(shè)計）人: 楊建國;卜浩禮;陳向東;楊天鵬;楊東;康建
• 申請（專利權(quán)）人: 江西圓融光電科技有限公司
• 主分類號: H01L33/00
• 分類號: H01L33/00;H01L33/06;H01L33/12;C23C14/30;C23C14/02;C23C14/08;C23C16/50;C23C16/30;C23C14/18
• 代理公司: 北京同立鈞成知識產(chǎn)權(quán)代理有限公司 11205
• 代理人: 朱穎;劉芳

本發(fā)明提供了一種LED芯片制備方法及其LED芯片，其中，制備方法包括：在P型外延層的上表面生長過渡層，所述P型外延層的上表面包括第一區(qū)域和第二區(qū)域，其中，所述第二區(qū)域用于生長電流阻擋層；清除所述第二區(qū)域的過渡層。本發(fā)明提供的LED芯片制備方法，通過在P型外延層的非電流阻擋層區(qū)域采用過渡層作為保護層的特殊工藝，改善了芯片因P型歐姆接觸惡化造成的電壓高和報廢問題，有效提高芯片良率。本發(fā)明提供的LED芯片具有電學(xué)性能好、芯片良率高的優(yōu)點。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種LED芯片制備方法及其LED芯片。

背景技術(shù)

傳統(tǒng)的氮化鎵基LED(Light Emitting Diode)芯片因為襯底不導(dǎo)電，因此N和P電極都制作在芯片出光面的同一側(cè)，其中，P電極由薄的透明導(dǎo)電層和厚的金屬焊盤構(gòu)成，這種結(jié)構(gòu)的P電極位于芯片出光面上時，P電極的金屬焊盤會擋住P電極下方的有源層發(fā)出的光。此外，由于N型外延層和透明導(dǎo)電層的電阻率不同會導(dǎo)致局部區(qū)域電流密度過高，進而形成電流擁擠的現(xiàn)象，使發(fā)光均勻性、遠場發(fā)射的穩(wěn)定性、LED的光提取效率都受到消極影響，降低了LED的可靠性。

為了克服上述缺陷，現(xiàn)階段通常在P電極正下方(透明導(dǎo)電層與P型外延層之間)制作一層電流阻擋層(Current Blocking Layer，簡稱CBL)，CBL一方面可以阻擋電流朝P電極下方擴散，減小流向P電極金屬下方有源區(qū)的電流密度，從而減小由于P電極金屬吸光、擋光而造成的光損失，另一方面可以將電流引導(dǎo)至遠離P電極的區(qū)域，減小P電極附近電流擁擠，提高出光功率。

但是，在沉積CBL的過程中，由于高能離子對P型外延層表面的轟擊產(chǎn)生能級缺陷等原因，P型外延層的歐姆接觸常常會惡化。尤其當通過降低P型外延層的厚度以提高外量子效率時，P型外延層更加容易受沉積CBL的影響而使歐姆接觸變差，造成大量的芯片電壓高甚至報廢，給LED芯片廠帶來了極大的經(jīng)濟損失和品質(zhì)隱患。

目前LED芯片生產(chǎn)工藝主要采用兩種方式降低CBL沉積對P型外延層造成的損傷，其中一種方式為降低沉積射頻RF功率，但是對于工藝流程和機臺而言，太低的RF射頻功率導(dǎo)致腔體無法起輝，并且RF功率過低會使成膜粗糙度大、針孔密度大而不利于控制芯片良率；另外一種方式是高溫退火修復(fù)P型外延層，但這種方法制程時間長能耗高。

發(fā)明內(nèi)容

本發(fā)明提供一種LED芯片制備方法，該制備方法操作簡單，通過在P型外延層的非電流阻擋層區(qū)域采用過渡層進行保護，不僅降低了制作電流阻擋層時對P型外延層造成歐姆接觸惡化，還能夠充分發(fā)揮電流阻擋層的功能特性，從而減少LED芯片因P型外延層歐姆接觸惡化造成的電壓高和報廢問題，最終提高芯片良率。

本發(fā)明還提供一種LED芯片，該芯片具有電學(xué)性能好、芯片良率高的優(yōu)點。

本發(fā)明提供一種LED芯片制備方法。圖1為本發(fā)明提供的LED芯片制備方法流程圖，如圖1所示，該方法包括以下步驟：

S101：在P型外延層的上表面生長過渡層，P型外延層的上表面包括第一區(qū)域和第二區(qū)域，其中，第二區(qū)域用于生長電流阻擋層。

S102：清除第二區(qū)域的過渡層。

圖2A為本發(fā)明LED芯片的結(jié)構(gòu)示意圖，如圖2A所示，本發(fā)明制備方法得到的LED芯片由下至上依次包括襯底101、N型外延層102、量子阱層103、P型外延層104、電流阻擋層106、透明導(dǎo)電層107、鈍化層108、金屬N、P電極109，本發(fā)明通過在電流阻擋層106生長之前進行預(yù)保護，從而降低制作電流阻擋層106對P型外延層104的損傷，優(yōu)化P型外延層104的歐姆接觸特性，使芯片的電壓降低、芯片良率提高。此外，上述N型外延層102、量子阱層103、P型外延層104、電流阻擋層106、透明導(dǎo)電層107、鈍化層108、金屬N、P電極109的生長方法可以與本領(lǐng)域現(xiàn)階段的生長方法相同。