[發明專利]FPGA的測試方法及測試系統

有效

• 申請號: 202011164135.3
• 申請日: 2020-10-27
• 公開（公告）號: CN112433894B
• 公開（公告）日: 2022-09-13
• 發明（設計）人: 楊涵宇;陳德林
• 申請（專利權）人: 深圳市紫光同創電子有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22
• 代理公司: 深圳國新南方知識產權代理有限公司 44374
• 代理人: 胡志桐

本發明提供了一種FPGA的測試方法，用于FPGA器件的POR測試，所述方法包括以下步驟，步驟S1、通過腳本讀取測試文件，所述測試文件包括測試參數和測試功能點；步驟S2、通過測試文件配置測試模式；步驟S3、對所述FPGA器件根據所述測試模式進行POR測試。本發明通過腳本讀取測試文件并配置測試模式，對所述FPGA器件進行POR測試，并在每項測試后通過腳本自動判斷及抓取數據輸出，使得測試結果更精確。

【技術領域】

本發明涉及測試技術領域，尤其涉及一種FPGA的測試方法及測試系統。

【背景技術】

POR(power on reset)，其用于對FPGA上電/下電的進行監控。在配置FPGA器件前需通過POR監控和上電有關的電源。因此，芯片流片回來后，需對芯片的上、下電的多種不同場景進行測試，檢查芯片上下電的功能、性能及健壯性。傳統的POR測試方法采用手動測試，其POR測試存在周期長、效率低、人為因素等干擾測試結果可能性、且測試復用性差。

【發明內容】

本發明的目的在于提供了一種用于實現自動化測試FPGA的測試方法。

為達到上述目的，本發明提供一種FPGA的測試方法，用于FPGA器件的POR測試，所述方法包括以下步驟，

步驟S1、通過腳本讀取測試文件，所述測試文件包括測試參數和測試功能點；

步驟S2、通過測試文件配置測試模式；

步驟S3、對所述FPGA器件根據所述測試模式進行POR測試。

優選的，所述測試模式包括，

測試模式M1：按照第一供電時序序列依次對所述FPGA進行上電，并在每次上電后判斷所述FPGA是否上電成功；

測試模式M2：按照第二上電序列依次對所述FPGA進行上電或按照第二下電序列依次對所述FPGA進行下電，分別進行上電掃描或下電掃描，并在每次上電或下電后判斷所述FPGA是否上電或下電成功；

測試模式M3：按照第三上電序列依次對所述FPGA進行上電或按照第三下電序列依次對所述FPGA進行下電，分別收集每次上電或下電過程中所述FPGA的電流數據，并在每次上電或下電后判斷所述FPGA是否上電或下電成功；

測試模式M4：對所述FPGA的Vcc反復上下電，并在反復上下電后判斷所述FPGA是否FPGA損傷。

優選的，所述第一供電時序序列包括Vcc、Vcc_DRM、Vcca、Vccio_cfg根據排列組合構成的24種上電時序。

優選的，所述第二上電序列包括快上電Vcc、快上電Vcc_DRM、快上電Vcca、快上電Vccio_cfg、慢上電Vcc、慢上電Vcc_DRM、慢上電Vcca、慢上電Vccio_cfg；所述第二下電序列包括快下電Vcc、快下電Vcc_DRM、快下電Vcca、快下電Vccio_cfg、慢下電Vcc、慢下電Vcc_DRM、慢下電Vcca、慢下電Vccio_cfg。

優選的，所述第三上電序列包括Vcc先于Vccio_cfg快上電、Vccio_cfg先于Vcc快上電、Vcc與Vccio_cfg同時快上電、Vcc先于Vccio_cfg慢上電、Vccio_cfg先于Vcc慢上電、Vcc與Vccio_cfg同時慢上電；所述第三下電序列包括Vcc先于Vccio_cfg快下電、Vccio_cfg先于Vcc快下電、Vcc與Vccio_cfg同時快下電、Vcc先于Vccio_cfg慢下電、Vccio_cfg先于Vcc慢下電、Vcc與Vccio_cfg同時慢下電。

優選的，所述測試模式M4包括：

步驟S401、對所述FPGA的Vcc快上電、并保持上電1S后快下電；步驟S401重復1000次；