[發明專利]FPGA的測試方法及測試系統

有效

• 申請號: 202011164135.3
• 申請日: 2020-10-27
• 公開（公告）號: CN112433894B
• 公開（公告）日: 2022-09-13
• 發明（設計）人: 楊涵宇;陳德林
• 申請（專利權）人: 深圳市紫光同創電子有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22
• 代理公司: 深圳國新南方知識產權代理有限公司 44374
• 代理人: 胡志桐

1.一種FPGA的測試方法，用于FPGA器件的POR測試，其特征在于，所述方法包括以下步驟，

步驟S1、通過腳本讀取測試文件，所述測試文件包括測試參數和測試功能點，所述測試文件存儲于PC的自動化目錄下；

步驟S2、通過測試文件配置測試模式，所述測試模式包括測試模式M1：按照第一供電時序序列依次對所述FPGA進行上電，并在每次上電后判斷所述FPGA是否上電成功；所述測試模式M1下，FPGA上電成功時所述FPGA的init信號拉高，done信號拉低且所述腳本讀取至PC的返回值為0；

測試模式M2：按照第二上電序列依次對所述FPGA進行上電或按照第二下電序列依次對所述FPGA進行下電，分別進行上電掃描或下電掃描，并在每次上電或下電后判斷所述FPGA是否上電或下電成功；所述測試模式M2下，FPGA上電成功時所述FPGA的init信號拉高，done信號拉低且上電門限電壓未超出閾值；FPGA下電成功時所述FPGA的init信號拉高，done信號拉低且下電門限電壓未超出閾值；

測試模式M3：按照第三上電序列依次對所述FPGA進行上電或按照第三下電序列依次對所述FPGA進行下電，分別收集每次上電或下電過程中所述FPGA的電流數據，并在每次上電或下電后判斷所述FPGA是否上電或下電成功；所述測試模式M3下，FPGA上電成功時所述FPGA的init信號拉高，done信號拉低且所述電流數據無異常，FPGA下電成功時所述FPGA的init信號拉高，done信號拉低且所述電流數據無異常；

步驟S3、對所述FPGA器件根據所述測試模式進行POR測試，所述FPGA器件的POR測試由所述PC和分別與所述PC連接的測試板和示波器設備控制。

2.根據權利要求1所述的FPGA的測試方法，其特征在于，所述測試模式還包括，

測試模式M4：對所述FPGA的Vcc反復上下電，并在反復上下電后判斷所述FPGA是否FPGA損傷。

3.根據權利要求1所述的FPGA的測試方法，其特征在于，所述第一供電時序序列包括Vcc、Vcc_DRM、Vcca、Vccio_cfg根據排列組合構成的24種上電時序。

4.根據權利要求1所述的FPGA的測試方法，其特征在于，所述第二上電序列包括快上電Vcc、快上電Vcc_DRM、快上電Vcca、快上電Vccio_cfg、慢上電Vcc、慢上電Vcc_DRM、慢上電Vcca、慢上電Vccio_cfg；所述第二下電序列包括快下電Vcc、快下電Vcc_DRM、快下電Vcca、快下電Vccio_cfg、慢下電Vcc、慢下電Vcc_DRM、慢下電Vcca、慢下電Vccio_cfg。

5.根據權利要求1所述的FPGA的測試方法，其特征在于，所述第三上電序列包括Vcc先于Vccio_cfg快上電、Vccio_cfg先于Vcc快上電、Vcc與Vccio_cfg同時快上電、Vcc先于Vccio_cfg慢上電、Vccio_cfg先于Vcc慢上電、Vcc與Vccio_cfg同時慢上電；所述第三下電序列包括Vcc先于Vccio_cfg快下電、Vccio_cfg先于Vcc快下電、Vcc與Vccio_cfg同時快下電、Vcc先于Vccio_cfg慢下電、Vccio_cfg先于Vcc慢下電、Vcc與Vccio_cfg同時慢下電。

6.根據權利要求2所述的FPGA的測試方法，其特征在于，所述測試模式M4包括：

步驟S401、對所述FPGA的Vcc快上電、并保持上電1S后快下電；步驟S401重復1000次；

步驟S4010、判斷FPGA是否正常上電，并配置位流；當判斷結果為是時，則所述FPGA通過測試，否則所述FPGA損傷。

7.一種FPGA的測試系統，用于FPGA器件的POR測試，其特征在于，所述測試系統包括測試板、芯片、PC以及設備；所述芯片設置在所述測試板上，所述測試板與所述PC電連接，所述PC與所述設備電連接，所述設備包括示波器設備和電源；

所述測試系統還包括，應用于所述測試系統的權利要求1-6中任意權利要求中的測試方法。