[發明專利]一種對芯片表面開槽的方法及芯片

在審

• 申請號: 202011140415.0
• 申請日: 2020-10-22
• 公開（公告）號: CN112259453A
• 公開（公告）日: 2021-01-22
• 發明（設計）人: 嚴立巍;文鍾;符德榮
• 申請（專利權）人: 紹興同芯成集成電路有限公司
• 主分類號: H01L21/308
• 分類號: H01L21/308
• 代理公司: 北京同輝知識產權代理事務所(普通合伙) 11357
• 代理人: 王依

本發明公開了一種對芯片表面開槽的方法及芯片，本發明通過利用隔離層的自對準備特性,從而增加了溝槽數量，并通過刻蝕底切特性進一步地增加了溝槽內表面積，最終實現了最大化地增加晶體管的總溝槽數量與總有效面積，試驗表明，對于先進小線寬封裝小型化的MOSFET/IGBT元件,實驗證明，本發明實施例能夠顯著提高晶體管數倍的通大電流能力以及高電壓能力。

技術領域

本發明涉及半導體技術領域，特別是涉及一種對芯片表面開槽的方法及芯片。

背景技術

半導體集成電路IC工業經歷了迅速的發展。在IC的發展過程中，通常增大了功能密度，即每個芯片區域的互連器件的數量，而減小了幾何尺寸，即通過制造工藝來制造的最小器件或互連線。也就是說，IC性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。目前在金屬-氧化物半導體場效應管MOS-FET和絕緣柵雙極型晶體管IGBT生產制造中，對晶體管進行溝槽開槽工藝提高了電流通過以及承載高電壓高電流能力。

目前在MOS-FET和IGBT對晶體管進行溝槽工藝中，在晶體管材芯片表面積和厚度一定時，表面能夠蝕刻的溝槽數有限，即整個單晶硅表面形成的單溝槽壁的有效接觸面積有限，從而限制了單溝槽的靜態電流通過以及承載高電壓能力，進而制約了晶體管整體性能。

發明內容

本發明提供了一種對芯片表面開槽的方法及芯片，以解決現有技術中在芯片單位面積生成的溝槽數量較少的問題。

第一方面，本發明提供了一種對芯片表面開槽的方法，該方法包括：在芯片表面預設位置設置多個掩膜結構，在每兩個掩膜結構之間均設置一個溝槽，所述溝槽包括第一溝槽和第二溝槽，且所述第一溝槽和所述第二溝槽依次交替設置，其中，所述掩膜結構之間的寬度為曝光設備的曝光極限。

可選地，所述第一溝槽寬度大于所述第二溝槽寬度，且所述第一溝槽寬度為曝光設備的曝光極限，且所述第二溝槽的寬度加上所述第二溝槽與所述第一溝槽之間的間隔等于所述曝光極限。

可選地，所述第一溝槽寬度等于所述第二溝槽寬度，且所述第一溝槽寬度、所述第二溝槽寬度加上所述第二溝槽與所述第一溝槽之間的間隔等于兩個所述曝光極限。

可選地，所述在芯片表面預設位置設置多個掩膜結構，包括：

在所述芯片表面對應所述第一溝槽位置設置側壁，在所述側壁的兩側設置所述掩膜結構。

可選地，在所述側壁的兩側設置所述掩膜結構，包括：

對所述芯片表面進行氧化處理，生成第一預設厚度的第一保護膜；

刻蝕所述第一保護膜，保留所述側壁兩側的預定寬度的第一保護膜；

對所述芯片表面沉積第二預設厚度的第二保護膜，刻蝕所述第二保護膜，保留所述第一保護膜上的第二保護膜，得到所述掩膜結構。

可選地，所述第一保護膜為氧化硅保護膜；所述第二保護膜為氮化硅保護膜。

可選地，所述刻蝕所述第一保護膜，保留所述側壁兩側的預定寬度的第一保護膜，包括：在所述第一保護膜上沉積顯影劑，通過顯影定義圖案，并通過黃光工藝刻蝕所述第一保護膜，保留所述側壁兩側的預定寬度的第一保護膜。

可選地，在芯片表面預設位置設置多個掩膜結構之后，在每兩個掩膜結構之間均設置一個溝槽之前，該方法還包括：按照預設承載電壓能力對所述第一溝槽的兩側壁位置或者所述第一溝槽的一側壁位置，以及對所述第二溝槽的兩側壁位置或者所述第二溝槽的一側壁位置，進行各向同性蝕刻，形成底切結構。

可選地，在每兩個掩膜結構之間均設置一個溝槽之后，該方法還包括：

利用所述掩膜結構對底切處理后的芯片基底部位，以及所述側壁位置處的芯片基底進行刻蝕，得到預定深度的所述第一溝槽和所述第二溝槽，并去除掩膜結構。