[發明專利]總線性能仿真方法及裝置、存儲介質及電子設備

在審

• 申請號: 202011128670.3
• 申請日: 2020-10-20
• 公開（公告）號: CN112328460A
• 公開（公告）日: 2021-02-05
• 發明（設計）人: 竇雄
• 申請（專利權）人: 北京愛芯科技有限公司
• 主分類號: G06F11/34
• 分類號: G06F11/34;G06F15/78
• 代理公司: 北京超凡宏宇專利代理事務所(特殊普通合伙) 11463
• 代理人: 鐘揚飛

本申請涉及片上系統設計技術領域，提供一種總線性能仿真方法及裝置、存儲介質及電子設備。其中，總線性能仿真方法包括：利用數據仿真對象在組件仿真函數之間的傳遞，模擬數據在片上互聯總線網絡中的組件之間的傳輸過程；根據在模擬的數據傳輸過程中記錄的數據傳輸參數計算總線性能指標。該方法利用數據仿真對象、組件仿真函數以及數據仿真對象在組件仿真函數之間的傳遞關系實現了對總線架構、總線上傳輸的數據以及總線上數據的傳輸過程的抽象表示，相較于精確到寄存器級別的RTL代碼，該方法對總線架構的抽象層次要高得多，在代碼實現上也要簡單得多，從而利用該方法可在總線架構設計的早期快速完成總線的性能仿真與架構迭代。

技術領域

本發明涉及片上系統設計技術領域，具體而言，涉及一種總線性能仿真方法及裝置、存儲介質及電子設備。

背景技術

片上互聯總線的出現，解決了芯片內各個子系統之間的數據通信與訪問片內外存儲的需求，如何設計一個滿足芯片性能要求的互聯總線架構是總線設計需要解決的核心問題。

按照現有的總線設計流程，在寄存器傳輸級電路(Register Transfer Level，簡稱RTL)代碼完成之前，很少會進行總線性能仿真實驗，導致一些性能問題必須等到RTL代碼完成后才會通過仿真工具暴露出來。雖然基于RTL代碼進行的性能仿真具有精度高的優點，但RTL代碼編寫起來比較復雜，仿真速度也比較慢，導致總線設計流程迭代周期較長、迭代工作量較大。

發明內容

本申請實施例的目的在于提供一種總線性能仿真方法及裝置、存儲介質及電子設備，以改善上述技術問題。

為實現上述目的，本申請提供如下技術方案：

第一方面，本申請實施例提供一種總線性能仿真方法，包括：利用數據仿真對象在組件仿真函數之間的傳遞，模擬數據在片上互聯總線網絡中的組件之間的傳輸過程；根據在模擬的數據傳輸過程中記錄的數據傳輸參數計算總線性能指標。

上述方法利用數據仿真對象(例如，C語言結構體)、組件仿真函數(例如，C語言函數)以及數據仿真對象作為調用參數在組件仿真函數之間的傳遞關系實現了對總線架構、總線上傳輸的數據以及總線上數據的傳輸過程的抽象表示，相較于精確到寄存器級別的RTL代碼，上述仿真方法對總線架構的抽象層次要高得多，在代碼實現上也要簡單得多。從而利用該方法可在總線架構設計的早期快速完成總線的性能仿真與架構迭代，達到減少設計人員的工作量、提高總線架構設計效率的目的。并且，設計人員基于所獲得總線性能指標，可以有效地優化設計方案，實現在性能上滿足要求、且在功耗和面積上都能達到或接近最優解的總線架構。

在第一方面的一種實現方式中，所述利用數據仿真對象在組件仿真函數之間的傳遞，模擬數據在片上互聯總線網絡中的組件之間的傳輸過程，包括：通過多次調用總線網絡仿真函數，模擬預定時間段內所述數據在所述組件之間的傳輸過程；其中，所述總線網絡仿真函數每次被調用時，利用所述數據仿真對象在所述組件仿真函數之間的傳遞，模擬單位時間內所述數據在所述組件之間的傳輸過程，所述單位時間為所述組件處理所述數據的周期。

一些總線性能指標(例如，傳輸性能指標、傳輸延時指標)都與時間有關，并且不同的組件處理數據的耗時也是不同的(例如，地址譯碼器處理數據基本可以認為不耗時，先入先出單元則會將輸入的數據保存若干周期再輸出)，所以在進行總線性能仿真時若對時間因素進行仿真則可更好地模擬數據在總線網絡中的傳輸過程。

在第一方面的一種實現方式中，所述總線包括至少一個數據傳輸通道，所述數據仿真對象用于模擬所述數據傳輸通道上的數據，所述數據傳輸通道上傳輸的數據包括實際數據和控制信號，分別利用所述數據仿真對象的不同成員進行模擬。