[發明專利]在SAR量化器中嵌入ELD DAC的方法

在審

• 申請號: 202011111526.9
• 申請日: 2020-10-16
• 公開（公告）號: CN112671409A
• 公開（公告）日: 2021-04-16
• 發明（設計）人: A·班德約帕得哈;志方明;K·A·歐多諾霍
• 申請（專利權）人: 亞德諾半導體國際無限責任公司
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 劉倜

本公開涉及在SAR量化器中嵌入ELD DAC的方法。所描述的方法和設備用于通過使用ELD DAC和DAC中DAC控制單元來控制逐次逼近寄存器(SAR)模數轉換器(ADC)的數模轉換器(DAC)中的過大環路延遲(ELD)增益補償以用于SAR ADC高效。ELD DAC和DAC部分共享DAC單元(例如電容器或電流源)，以最小化用于限制面積和功耗的DAC單元總數，同時保持操作靈活性。不同的配置提供的ELD增益小于或大于1。還提供了專用的采樣電容器，以允許通過電容比率靈活地控制增益。

技術領域

該文獻通常但不限于集成電路，特別是涉及模數轉換器(ADC)電路。

背景技術

模數轉換器(ADC)電路可以用于將模擬信號轉換為數字信號，然后可以對其進行進一步處理或在數字域中使用。連續時間(CT)Δ∑(DS)ADC擅長精度和低功耗應用，并使用逐次逼近寄存器(SAR)ADC作為量化器來降低功耗。SAR ADC電路可以執行位測試，以將模擬信號的各個部分與參考電壓進行比較，以確定代表模擬信號特定樣本的數字字的數字位值。SAR ADC可以使用數模轉換器(DAC)的電容器陣列來執行位試驗，以確定數字字的各個數字位值。SAR ADC是理想的，因為它們需要低功耗。但是，轉換的連續特性意味著轉換相對較慢，除SAR ADC的DAC之外，還普遍使用了多余的環路延遲(ELD)DAC來補償SAR轉換引入的延遲。

發明內容

本文件描述模數轉換器(ADC)電路，尤其是改進的數模轉換器(DAC)，包括在逐次逼近寄存器(SAR)量化器中使用的嵌入式過剩環路延遲(ELD)DAC，依次在連續時間(CT)Δ-Σ(CTDS)ADC等ADC中使用。

SAR ADC通過依次將采樣的輸入信號與不同的參考電平進行比較，將輸入信號轉換為數字代碼。在示例實施例中，輸入信號可以在電荷域、電壓域、電流域中，或者在多域配置中。當將SAR ADC用于CTDS ADC時，SAR量化器中ELD DAC的增益是Δ-Σ環路穩定性的關鍵因素。本文檔介紹了一些方法和設備，這些方法和設備可改善(無需任何參考電壓調整)SAR ADC中電容器之類的DAC單元的使用，以節省功耗、面積，當電容器用作DAC單元時，還可節省負載電容。DAC單元還可以包括電流源、電壓源等。

在采樣實施方案中，描述了用于通過有效地使用諸如ELD DAC中的電容器和SARADC的DAC之類的DAC單元來控制過量環路延遲補償DAC(ELD DAC)增益的方法和設備。在示例實施例中，計算通過DAC增益歸一化的用于控制ELD增益的反饋值，并且提供專用采樣電容器以允許通過電容比來調節增益。此外，SAR ADC的ELD DAC和DAC設計為部分共享DAC單元，以最小化SAR量化器中使用的DAC單元總數，同時保持操作靈活性。

根據第一方面，提供了一種SAR ADC的DAC，其包括嵌入式ELD DAC。DAC接收SAR控制信號并生成參考電平，ELD DAC接收ELD反饋信號，該信號在輸入模擬信號采樣期間提供ELD反饋。DAC和嵌入式ELD DAC的特征在于第一組DAC單元和第二組DAC單元，其中在第一組和第二組DAC單元之間共享一個或多個但少于全部的DAC單元。在操作期間，第一和第二組DAC單元中的一個在位試驗階段期間接收SAR控制信號，并且第一和第二組DAC單元中的另一組在采樣階段期間接收ELD反饋信號。

在采樣實施方案中，DAC單元用于設置DAC的增益和通過DAC的增益歸一化的ELDDAC的增益。在示例配置中，第一組DAC單元的值與2^N相關，其中對于n位SAR ADC的各個DAC單元，其中N＝0至N＝n-1或N＝0至N＝n-2，第二組DAC單元的值分別與2^N相關，其中N＝-x至N＝n-x-1或N＝-x+1至N＝n-x-1，其中n-x DAC單元在第一和第二組DAC單元之間共享。在操作過程中，第一組DAC單元接收SAR控制信號，第二組DAC單元接收ELD增益小于1的ELD反饋信號，而第一組DAC單元接收ELD反饋信號，第二組DAC單元接收SAR控制信號以獲得大于1的ELD增益。