[發明專利]集成電路

在審

• 申請號: 202011110451.2
• 申請日: 2020-10-16
• 公開（公告）號: CN112687678A
• 公開（公告）日: 2021-04-20
• 發明（設計）人: 蔡慶威;黃禹軒;程冠倫;李韋儒;鄭存甫;吳忠緯
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L27/06;H01L21/822
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 閆華;傅磊

一種集成電路(integrated circuit,IC)，其包括形成在半導體基底上的電路；以及形成在半導體基底上并與電路整合的去耦電容(decouple capacitance,de?cap)元件。去耦電容元件包括場效應晶體管(field?effect transistor,FET)，其還包括透過接觸部件連接的源極和漏極，其接觸部件分別坐落在源極和漏極上；于通道上方并插入源極和漏極之間的柵極堆疊；以及設置于通道下方并連接至源極和漏極的摻雜部件，其中摻雜部件以源極和漏極相同類型的雜質摻雜。

技術領域

本發明實施例涉及集成電路(integrated circuit,IC)及其形成方法，特別涉及去耦電容元件的形成。

背景技術

隨著集成電路技術的演化，為了達到較低的功率和高速率，預期將盡可能降低寄生電容。將耦合電容元件納入集成電路中(如邏輯電路和模擬電路)，以降低寄生電容。然而，去耦電容元件占據很大的電路面積，所以會負面地沖擊去耦電容元件密度并增加量產成本。特別的是，當使用去耦電容元件于與邏輯電路整合的模擬電路中，并共享相同制造過程時，去耦電容元件占據很大的面積，及/或無法符合成本效益地增加其電容值。因此，有必要以具有去耦電容元件的集成電路和其制作方法來解決上述問題。

發明內容

一種集成電路，其包括：電路，形成于半導體基底上；以及去耦電容(decouplecapacitance,de-cap)元件，形成于半導體基底上并與電路整合，其中去耦電容元件包括場效應晶體管(field-effect transistor,FET)，其還包括源極和漏極，透過接觸部件連接，其接觸部件分別坐落在源極和漏極上，柵極堆疊，于通道上方并插入源極和漏極之間，以及摻雜部件，設置于通道下方并連接至源極和漏極，其中摻雜部件以源極和漏極相同類型的雜質摻雜。

一種集成電路的形成方法，其包括：形成源極和漏極于半導體基底上，其中源極和漏極系被摻雜具有第一型導電性；形成通道被摻雜具有第二型導電性，其中第二型導電性與第一型導電性相反；形成第一型導電性的摻雜部件，其中摻雜部件于通道下方并連接源極和漏極；以及形成柵極堆疊，其包括形成柵極介電層和柵極電極，其中源極、漏極、通道、和柵極堆疊為去耦電容元件的組件，具有透過互連結構連接的源極和漏極。

一種集成電路，其包括：第一鰭片有源區和第二鰭片有源區，于半導體基底上；第一淺溝槽隔離部件，圍繞第一鰭片有源區；第二淺溝槽隔離部件，圍繞第二鰭片有源區，第一淺溝槽隔離部件包括頂面，位于第二淺溝槽隔離部件的頂面之上，并位于第一和第二鰭片有源區的頂面之下；電路，具有第一場效應晶體管形成于第一鰭片有源區上；以及去耦電容元件，形成于第二鰭片有源區上，其中去耦電容元件包括第二場效應晶體管，其還包括源極和漏極，透過接觸部件連接，其接觸部件分別坐落在源極和漏極上，以及柵極堆疊，插入源極和漏極之間。

附圖說明

以下將配合附圖詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特征并未按照比例繪制且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特征。

圖1是根據本公開實施例中各種面向，具有去耦電容(decouple capacitance,de-cap)元件建構于集成電路結構中的方框圖。

圖2是根據本公開實施例中各種面向，建構圖1的去耦電容元件的示意圖。

圖3是根據本公開實施例中各種面向，建構去耦電容元件的剖面示意圖。

圖4是根據本公開實施例中各種面向，建構圖3的去耦電容元件的剖面示意圖，以及對應寄生電容的示意圖。

圖5是根據本公開實施例中各種面向，建構去耦電容元件的剖面示意圖。

圖6是根據本公開另一實施例中各種面向，建構去耦電容元件的剖面示意圖。

圖7是根據各種實施例，制作具有去耦電容元件的集成電路結構的方法流程圖。