[發明專利]非易失性存儲器裝置

在審

• 申請號: 202011102793.X
• 申請日: 2020-10-15
• 公開（公告）號: CN114373766A
• 公開（公告）日: 2022-04-19
• 發明（設計）人: 寧丹;王明
• 申請（專利權）人: 成都銳成芯微科技股份有限公司
• 主分類號: H01L27/11536
• 分類號: H01L27/11536;H01L27/11548;H01L27/11558;G11C16/24;G11C16/08
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本發明涉及一種具有深N阱的電可擦除可編程的非易失性存儲單元及其存儲器裝置，深N阱可將存儲單元與襯底隔離開。該非易失性存儲器裝置適用于3.3v或更高電壓的芯片電路。它包含至少一個非易失性存儲單元，被構建在一個P型襯底上，其中每個非易失性存儲單元包含：一個深N阱，位于P型襯底中，而且一個N阱和一個P阱位于深N阱中；一個PMOS晶體管位于N阱中，其中該PMOS晶體管包含PMOS柵氧化物；一個NMOS電容位于P阱中，其中該NMOS電容包含NMOS柵氧化物和位于P阱中的N+耦合區；和一個浮柵，該浮柵覆在PMOS晶體管和NMOS電容上；其中PMOS晶體管的柵氧化物位于PMOS晶體管與浮柵之間，NMOS柵氧化物位于NMOS電容與浮柵之間，PMOS晶體管的柵氧化物和NMOS柵氧化物的厚度相同或不同。

技術領域

本發明總體涉及非易失性存儲器，更具體地，涉及具有深N阱的電可擦除可編程的非易失性存儲單元，可將存儲單元與襯底隔離開。它適用于3.3v或更高電壓的芯片電路。

背景技術

隨著半導體制造工藝持續等比例縮小，硅芯片上集成的晶體管數量持續增多。將整個系統集成至一個芯片上，使許多應用成為可能。但是，多系統包含許多獨立的元件，例如DRAM、EEPROM、和FLASH，它們一般采用特殊工藝進行制造。這些特殊工藝會與用來制備邏輯元件例如微處理器和系統邏輯器件的通用邏輯制程不兼容。

芯片制造廠商提供的通用邏輯工藝和專用集成電路（ASIC）制造工藝通常是最大限度地壓縮制造工藝冗余。為了在邏輯工藝下集成這些特殊的存儲器部分（如EEPROM，DRAM和FLASH），通常需要在原有邏輯工藝基礎上增加額外的制造工藝。增加的工藝步驟會使得包括邏輯電路部分在內的整個芯片制造成本增加。

基于上述，存儲器電路需要設計得和邏輯工藝兼容，這種兼容性變得格外必要，尤其對于邏輯電路占據絕大部分面積的芯片。

芯片制造廠商提供的深亞微米（例如130nm和90nm）通用邏輯工藝，通常具有以下特征：（1）單層多晶硅；（2）具有薄氧化物的晶體管，用于在較低電源電壓（例如1.0v）下操作的邏輯電路，和具有厚氧化物的晶體管，用于處理更高電壓（例如3.3v或更高）；（3）用于隔離N溝道晶體管的深N阱，所述N溝道晶體管用于噪聲敏感電路，例如時鐘同步器。

雖然現有技術中的方法嘗試了采用邏輯工藝制備非易失性存儲器（例如EEPROM和FLASH），但是每個都會包含這樣的局限性：需要特殊電路、存儲單元尺寸偏大、數據保持能力下降、功耗增加、制備復雜性增加等。

例如，存儲單元包括PMOS晶體管和NMOS耦合電容，晶體管的體端和邏輯電路襯底是連接在一起的。該存儲單元的襯底在多數情形下接地或為0v。在該結構中，存儲器會需要一個較高電壓（例如12v或更高）連接至PMOS晶體管的源極或漏極。如果沒有高壓晶體管，在擦除存儲單元時就需要構建可以承受高壓的電路結構（意味著更為復雜的電路和芯片面積的犧牲）。另外，為了使高壓下F-N隧穿更加容易，晶體管的氧化物厚度會受到限制，使數據保持可靠性下降。由此，所述的存儲單元也需要特定電路增強數據保持時間。

還有其他的存儲單元的變型，它們都存在各種不同的限制。例如，一種單層多晶硅的EPROM存儲單元不能電擦除。另一種存儲單元會需要兩個NMOS晶體管，而且需要熱空穴或熱電子注入浮柵。在再一種存儲單元中，編程和擦除操作需要氮化物層俘獲熱載流子的存儲單元。

另一種存儲單元會需要使用三個晶體管和一個共享的浮柵來形成一個存取器件、一個編程器件和一個耦合電容。另一種存儲單元會需要四個MOS器件。再一個存儲單元需要一個耦合器件，其操作時的電容小于存儲單元的存儲器件的柵電容。另一種閃存存儲單元需要在浮柵下方形成N+區，其中N+區接續擴散成一條字線。該N+區需要額外離子注入，該額外離子注入不能作為邏輯制程的部分而形成。