[發(fā)明專利]非易失性存儲器裝置

在審

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• 申請日: 2020-10-15
• 公開（公告）號: CN114373766A
• 公開（公告）日: 2022-04-19
• 發(fā)明（設計）人: 寧丹;王明
• 申請（專利權）人: 成都銳成芯微科技股份有限公司
• 主分類號: H01L27/11536
• 分類號: H01L27/11536;H01L27/11548;H01L27/11558;G11C16/24;G11C16/08
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• 代理人: 暫無信息

1.一種非易失性存儲器裝置，包含：至少一個非易失性存儲單元，被構(gòu)建在一個P型襯底上，其中每個非易失性存儲單元包含：

一個深N阱，位于所述P型襯底中，而且一個N阱和一個P阱位于所述深N阱中；

一個PMOS晶體管位于所述N阱中，其中該PMOS晶體管包含PMOS柵氧化物；

一個NMOS電容位于所述P阱中，其中該NMOS電容包含NMOS柵氧化物和位于所述P阱中的N+耦合區(qū)；和

一個浮柵，該浮柵覆在所述PMOS晶體管和NMOS電容上；

其中所述PMOS晶體管的柵氧化物位于該PMOS晶體管與浮柵之間，所述NMOS柵氧化物位于該NMOS電容與浮柵之間，所述PMOS晶體管的柵氧化物和NMOS柵氧化物的厚度相同或不同，均小于7nm。

2.如權利要求1所述的非易失性存儲器裝置，其中所述的PMOS晶體管為第一PMOS晶體管，該存儲器裝置還包含第二PMOS晶體管，緊鄰第一PMOS晶體管位于所述N阱內(nèi)，所述的第一PMOS晶體管的漏極耦合到第二PMOS晶體管的源極上，所述第二PMOS晶體管也包含柵氧化物，該第二PMOS晶體管的柵氧化物的厚度與第一PMOS晶體管的柵氧化物的厚度相同，或比第一PMOS晶體管的柵氧化物厚度更小。

3.如權利要求2所述的非易失性存儲器裝置，其中所述的第二PMOS晶體管的柵氧化物的厚度小于6.5nm。

4.如權利要求1或2任一項所述的非易失性存儲器裝置，其中所述的PMOS晶體管或第一PMOS晶體管和第二PMOS晶體管的溝道中注入有負離子。

5.如權利要求1或2任一項所述的非易失性存儲器裝置，其中所述的PMOS晶體管或第一PMOS晶體管和第二PMOS晶體管，還包含：P溝道、和被P溝道分離的P+源極和P+漏極，而且沒有P輕摻雜區(qū)存在于P+源極和P+漏極旁邊。

6.如權利要求1所述的非易失性存儲器裝置，其中所述的非易失性存儲單元排列成多行和多列，其中：每行中的存儲單元的NMOS電容位于一個合并的P阱內(nèi)，每行中的存儲單元的PMOS晶體管位于一個合并的N阱內(nèi)，所有行中的所述合并的P阱和合并的N阱都位于一個合并的深N阱內(nèi)。

7.如權利要求2所述的非易失性存儲器裝置，其中所述的非易失性存儲單元排列成多行和多列，其中：每行中的所有存儲單元的NMOS電容位于一個合并的P阱內(nèi)，每行中的所有存儲單元的第一和第二PMOS晶體管均位于一個合并的N阱內(nèi)，所有行中的合并的P阱和合并的N阱都位于一個合并的N深阱內(nèi)。

8.如權利要求6所述的非易失性存儲器裝置，它還包含：

每列中有一根位線和一根公共線，所述位線連接至該列中非易失性存儲單元的每個PMOS晶體管的漏極，所述公共線連接至該列非易失性存儲單元的每個PMOS晶體管的源極；和

每行中有一根字線，連接至該行非易失性存儲單元的每個NMOS電容的N+耦合區(qū)域。

9.如權利要求7所述的非易失性存儲器裝置，它還包含：

每列中有一根位線和一根公共線，所述位線連接至該列中非易失性存儲單元的第二PMOS晶體管的漏極，所述公共線連接至該列非易失性存儲單元的第一PMOS晶體管的源極；和

每行中有一根控制線和一根字線，所述控制線連接至該行非易失性存儲單元的每個NMOS電容的N+耦合區(qū)域，所述字線連接至該行非易失性存儲單元的第二個PMOS晶體管的柵極。

10.一種如權利要求1所述的非易失性存儲器裝置的用途，其用于被3.3v或更高電壓所驅(qū)動的芯片接口電路。