[發明專利]半導體器件結構及其制備方法

有效

• 申請號: 202011101325.0
• 申請日: 2020-10-15
• 公開（公告）號: CN112349722B
• 公開（公告）日: 2021-11-09
• 發明（設計）人: 王欣;甘程;田武
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11519
• 分類號: H01L27/11519;H01L27/11524;H01L27/11529;H01L27/11551;H01L27/11565;H01L27/1157;H01L27/11573;H01L27/11578
• 代理公司: 北京漢之知識產權代理事務所(普通合伙) 11479
• 代理人: 高園園

本發明半導體器件結構及其制備方法，器件結構包括：半導體襯底、形成在半導體襯底中的有源區和隔離結構、柵極結構以及虛擬結構，虛擬結構至少位于相鄰有源區之間的隔離結構上，并與柵極結構之間具有間距。本發明通過在相鄰有源區之間的隔離結構上制備虛擬結構，并可以進一步延伸至相鄰的源極摻雜區或漏極摻雜區，可以阻擋部分離子注入，有效提高位線存儲器的擊穿電壓，降低擊穿風險，虛擬結構可以與柵極結構同時制備，不需要改變任何工藝條件和步驟，工藝簡單可行，本發明的虛擬結構可以不額外增加器件面積。

技術領域

本發明屬于集成電路制造技術領域，特別是涉及一種半導體器件結構及其制備方法。

背景技術

隨著存儲器技術的發展，平面存儲單元的存儲密度接近上限，三維閃存存儲器(3DNAND)技術應運而生。3D NAND存儲器架構能夠解決平面存儲單元中的密度限制。目前，一般3D NAND結構中包括存儲器陣列和用于控制存儲器陣列信號的外圍裝置，外圍裝置中包括位線驅動器、頁緩沖器等。然而，隨著3D NAND架構中存儲單元密度的增加，外圍裝置部件的尺寸需要相對變小，例如，位線驅動器晶體管之間的間距逐漸減小，導致穿通風險較高(NUH/NUH punch-through risk)，難以滿足器件所需性能。

因此，如何提供一種半導體器件結構及制備方法以解決現有技術的上述問題實屬必要。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體器件結構及制備方法，用于解決現有技術中隨著器件尺寸減小導致位線驅動器擊穿風險較高等問題。

為實現上述目的及其他相關目的，本發明提供一種半導體器件結構，所述半導體器件結構包括：

半導體襯底；

位于所述半導體襯底內的多個有源區及隔離結構，所述有源區及所述隔離結構沿第一方向交替間隔排布，所述有源區沿第二方向延伸，所述第一方向與所述第二方向相垂直；

至少位于所述有源區上的柵極結構；以及

至少位于相鄰所述有源區之間的所述隔離結構上的虛擬結構，且在所述第二方向上所述柵極結構與所述虛擬結構之間具有間距。

可選地，所述柵極結構與所述虛擬結構的材質相同，所述柵極結構與所述虛擬結構的高度相同。

可選地，所述柵極結構包括若干個與所述有源區一一對應的柵極單元，所述柵極單元沿所述第一方向上橫跨對應的所述有源區，且各所述柵極單元基于同一金屬層電連接。

可選地，相鄰所述柵極單元之間具有間距，相鄰兩個所述有源區對應的兩個所述柵極單元與所述有源區之間對應的所述虛擬結構在所述第一方向上的投影相交疊。

可選地，所述柵極結構包括條狀柵，所述條狀柵沿所述第一方向上橫跨各個所述有源區。

可選地，所述有源區中還形成有位于所述柵極結構兩側的LDD摻雜區。

可選地，所述半導體器件結構為位線驅動器。

可選地，所述有源區中還形成有位于所述柵極結構兩側源極摻雜區及漏極摻雜區，所述虛擬結構對應位于相鄰所述有源區的所述源極摻雜區之間或所述漏極摻雜區之間，且在所述第一方向上所述虛擬結構還延伸至相鄰兩個所述有源區的所述源極摻雜區或所述漏極摻雜區上方形成交疊區域。

可選地，沿所述第一方向上，所述交疊區域的尺寸介于對應所述源極摻雜區或所述漏極摻雜區尺寸的1/5-1/3之間。

本發明還提供一種半導體器件結構的制備方法，其中，本發明上述方案中的半導體器件結構優選采用本發明的半導體器件結構的制備方法制備得到，當然，還可以采用其他方法制備，所述制備方法包括如下步驟：

提供半導體襯底；