[發(fā)明專利]具有裸片以執(zhí)行刷新操作的設(shè)備在審
| 申請(qǐng)?zhí)枺?/td> | 202011079625.3 | 申請(qǐng)日： | 2016-05-17 |
| 公開（公告）號(hào)： | CN112185438A | 公開（公告）日： | 2021-01-05 |
| 發(fā)明（設(shè)計(jì)）人： | 紫藤泰平 | 申請(qǐng)（專利權(quán)）人： | 美光科技公司 |
| 主分類號(hào)： | G11C7/22 | 分類號(hào)： | G11C7/22;G11C11/406;G11C11/4076;G11C11/4093;G11C11/408 |
| 代理公司： | 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11287 | 代理人： | 王龍 |
| 地址： | 美國(guó)愛*** | 國(guó)省代碼： | 暫無(wú)信息 |
| 權(quán)利要求書： | 查看更多 | 說(shuō)明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 具有 執(zhí)行 刷新 操作 設(shè)備 | ||
1.一種設(shè)備，其包括：
芯片堆疊結(jié)構(gòu)，其包括第一存儲(chǔ)器芯片及堆疊在所述第一存儲(chǔ)器芯片上方的第二存儲(chǔ)器芯片；及
接口芯片，其耦合到所述芯片堆疊結(jié)構(gòu)；
其中所述接口芯片經(jīng)配置以將基于原始時(shí)鐘信號(hào)的第一輸入時(shí)鐘信號(hào)傳輸?shù)剿龅谝淮鎯?chǔ)器芯片，且將基于所述原始時(shí)鐘信號(hào)的第二輸入時(shí)鐘信號(hào)傳輸?shù)剿龅诙鎯?chǔ)器芯片，且獨(dú)立地將第一命令信號(hào)傳輸?shù)剿龅谝淮鎯?chǔ)器芯片及將第二命令信號(hào)傳輸?shù)剿龅诙鎯?chǔ)器芯片，且其中所述接口芯片進(jìn)一步包括振蕩器，所述振蕩器經(jīng)配置以產(chǎn)生所述原始時(shí)鐘信號(hào)。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一存儲(chǔ)器芯片經(jīng)配置以響應(yīng)于所述時(shí)鐘信號(hào)及所述第一命令信號(hào)而對(duì)多個(gè)第一存儲(chǔ)器單元執(zhí)行第一刷新操作；及
其中所述第二存儲(chǔ)器芯片經(jīng)配置以響應(yīng)于所述時(shí)鐘信號(hào)及所述第二命令信號(hào)而對(duì)多個(gè)第二存儲(chǔ)器單元執(zhí)行第二刷新操作。
3.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述接口芯片包括被供應(yīng)所述第一命令信號(hào)的第一端子及被供應(yīng)所述第二命令信號(hào)的第二端子；
其中所述第一存儲(chǔ)器芯片包括耦合到所述第一端子的第三端子及耦合到所述第二端子的第四端子；及
其中所述第二存儲(chǔ)器芯片包括經(jīng)由所述第四端子耦合到所述第二端子的第五端子。
4.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述接口芯片包括被供應(yīng)所述時(shí)鐘信號(hào)的第一端子；
其中所述第一存儲(chǔ)器芯片包括耦合到所述第一端子的第二端子；及
其中所述第二存儲(chǔ)器芯片包括經(jīng)由所述第二端子耦合到所述第一端子的第三端子。
5.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述接口芯片包括被供應(yīng)所述第一時(shí)鐘信號(hào)的第一端子及被供應(yīng)具有與所述第一端子處的所述第一時(shí)鐘信號(hào)不同的延遲量的所述第二時(shí)鐘信號(hào)的第二端子；
其中所述第一存儲(chǔ)器芯片包括耦合到所述第一端子的第三端子及耦合到所述第二端子的第四端子；及
其中所述第二存儲(chǔ)器芯片包括經(jīng)由所述第四端子耦合到所述第二端子的第五端子。
6.根據(jù)權(quán)利要求1所述的設(shè)備，其中：
所述第一存儲(chǔ)器芯片包括第一命令解碼器電路、接收所述第一輸入時(shí)鐘信號(hào)的第一端子、耦合到所述第一命令解碼器電路的第二端子、及第一組存儲(chǔ)器單元，
所述第二存儲(chǔ)器芯片包括第二命令解碼器電路、接收所述第二輸入時(shí)鐘信號(hào)的第三端子、耦合到所述第二命令解碼器電路的第四端子、第五端子、及第二組存儲(chǔ)器單元，及
所述第一存儲(chǔ)器芯片的所述第二端子電耦合到所述第二存儲(chǔ)器芯片的所述第五端子。
7.根據(jù)權(quán)利要求6所述的設(shè)備，其中當(dāng)所述第一命令解碼器電路接收第一刷新命令時(shí)響應(yīng)于所述第一端子處的所述第一時(shí)鐘信號(hào)而刷新所述第一組存儲(chǔ)器單元中的存儲(chǔ)器單元；及
其中當(dāng)所述第二命令解碼器電路接收第二刷新命令時(shí)響應(yīng)于所述第三端子處的所述第二時(shí)鐘信號(hào)而刷新所述第二組存儲(chǔ)器單元中的存儲(chǔ)器單元。
8.一種設(shè)備，其包括：
芯片堆疊結(jié)構(gòu)，其包括第一存儲(chǔ)器芯片及堆疊在所述第一存儲(chǔ)器芯片上方的第二存儲(chǔ)器芯片；及
接口芯片，其耦合到所述芯片堆疊結(jié)構(gòu)，
其中所述接口芯片經(jīng)配置以將時(shí)鐘信號(hào)傳輸?shù)剿龅谝淮鎯?chǔ)器芯片及所述第二存儲(chǔ)器芯片兩者，且將第一命令信號(hào)傳輸?shù)剿龅谝淮鎯?chǔ)器芯片以便于對(duì)所述第一存儲(chǔ)器芯片進(jìn)行第一數(shù)據(jù)刷新操作，且將第二命令信號(hào)傳輸?shù)剿龅诙鎯?chǔ)器芯片以便于對(duì)所述第二存儲(chǔ)器芯片進(jìn)行第二數(shù)據(jù)刷新操作，所述第一命令信號(hào)獨(dú)立于所述第二命令信號(hào)而傳輸。
9.根據(jù)權(quán)利要求8所述的設(shè)備，其進(jìn)一步包括：
第一延遲電路，其相對(duì)于在所述接口芯片上產(chǎn)生的時(shí)鐘信號(hào)而引入用于對(duì)所述第一存儲(chǔ)器芯片進(jìn)行所述第一刷新操作的所述時(shí)鐘信號(hào)的第一延遲；及
第二延遲電路，其相對(duì)于在所述接口芯片上產(chǎn)生的所述時(shí)鐘信號(hào)而引入用于對(duì)所述第二存儲(chǔ)器芯片進(jìn)行所述第二刷新操作的所述時(shí)鐘信號(hào)的第二延遲。
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