[發明專利]FPGA的IO阻抗校準電路及其方法

有效

• 申請號: 202011074641.3
• 申請日: 2020-10-09
• 公開（公告）號: CN112187214B
• 公開（公告）日: 2022-09-27
• 發明（設計）人: 周建沖;胡遠冰
• 申請（專利權）人: 上海安路信息科技股份有限公司
• 主分類號: H03H11/28
• 分類號: H03H11/28
• 代理公司: 上海一平知識產權代理有限公司 31266
• 代理人: 吳珊;須一平

本申請提供了一種FPGA的IO阻抗校準電路及其方法，提高校準精度，該校準電路包括：反饋網絡、多個上拉單元、多個下拉單元、參考電壓選擇器、低通濾波器和比較器，所述反饋網絡連接外部校準電阻和參考電壓，所述反饋網絡的輸出連接所述多個上拉單元并輸出偏置電壓到所述多個上拉單元，所述多個上拉單元的輸出和所述多個下拉單元的輸出相連接并連接所述比較器的正輸入端，所述反饋網絡輸出反饋電壓到所述低通濾波器和外部校準電阻，所述低通濾波器輸出濾波后的反饋電壓到所述參考電壓選擇器，所述電壓選擇器選擇所述參考電壓或所述濾波后的反饋電壓到所述比較器的負輸入端。

技術領域

本發明涉及集成電路技術領域，特別涉及一種FPGA的IO阻抗校準電路及其方法。

背景技術

FPGA中的IO是不可或缺的重要模塊，通常IO的輸出阻抗和片上端接電阻需要校準以滿足高速信號完整性的要求。但是阻抗校準中有很多誤差源，例如，PVT變化、比較器和運放的失調、反饋環路的增益誤差、阻抗單元的阻抗分辨率等等，從而限制了阻抗校準的精度。

FPGA中IO的阻抗校準是不可或缺的一部分，特別是像DDR3、DDR4等高速應用中。常見的IO阻抗校準技術，通常利用外部高精度電阻Rext，分別把IO輸出驅動的單個上拉單元和下拉單元的阻抗校準到高精度電阻Rext，再選擇N個上拉單元或下拉單元并聯，實現Rext/N的輸出阻抗(N＝1，2，3…)。這種方式帶來的問題是需要在面積和精度之間進行折中。N個上拉單元或下拉單元并聯后，并不會影響阻抗的精度，為了達到較高的精度，單個上拉單元和下拉單元的精度必須很高，因此需要很多的控制位才能達到較高的精度，但會帶來面積的問題。同時為了提高阻抗校準的精度，控制位必須很多，這樣阻抗的分辨率就會越高，同樣也會帶來面積的問題。面積的增加，IO的寄生、負載也會增加，從而限制IO的工作速率。

發明內容

本發明的目的在于提供一種FPGA的IO阻抗校準電路及其方法，提高校準精度，同時不會增加IO輸出驅動的面積。

為了解決上述問題，本申請的一實施例中公開了一種FPGA的IO阻抗校準電路，包括：反饋網絡、多個上拉單元、多個下拉單元、參考電壓選擇器、低通濾波器和比較器，其中，

所述反饋網絡連接外部校準電阻和參考電壓，所述反饋網絡的輸出連接所述多個上拉單元并輸出偏置電壓到所述多個上拉單元，所述多個上拉單元的輸出和所述多個下拉單元的輸出相連接并連接所述比較器的正輸入端，所述反饋網絡輸出反饋電壓到所述低通濾波器，所述低通濾波器輸出濾波后的反饋電壓到所述參考電壓選擇器，所述選擇電壓選擇器選擇所述參考電壓或所述濾波后的反饋電壓到所述比較器的負輸入端。

在一優選例中，每個所述上拉單元包括并聯的多個上拉支路，每個所述上拉支路由一個上拉晶體管和一個上拉電阻串聯組成；所述FPGA的IO阻抗校準電路還包括：上拉校準補償單元，所述上拉校準補償單元與所述多個上拉支路并聯，所述上拉校準補償單元由一個上拉校準補償晶體管和一個上拉校準補償電阻串聯組成，所述上拉校準補償晶體管與所述上拉晶體管的寬長比的比值為m，所述上拉校準補償電阻與所述上拉電阻的阻值比為1/m，其中，0m1。

在一優選例中，每個所述下拉單元包括并聯的多個下拉支路，每個所述下拉支路由一個下拉晶體管和一個下拉電阻串聯組成；所述FPGA的IO阻抗校準電路還包括：下拉校準補償單元，所述下拉校準補償單元與所述多個下拉支路并聯，所述下拉校準補償單元由一個下拉校準補償晶體管和和一個下拉校準補償電阻串聯組成，所述下拉校準補償晶體管與所述下拉晶體管的寬長比的比值為m，所述下拉校準補償電阻與所述下拉電阻的阻值比為1/m，其中，0m1。