[發明專利]FPGA的IO阻抗校準電路及其方法

有效

• 申請號: 202011074641.3
• 申請日: 2020-10-09
• 公開（公告）號: CN112187214B
• 公開（公告）日: 2022-09-27
• 發明（設計）人: 周建沖;胡遠冰
• 申請（專利權）人: 上海安路信息科技股份有限公司
• 主分類號: H03H11/28
• 分類號: H03H11/28
• 代理公司: 上海一平知識產權代理有限公司 31266
• 代理人: 吳珊;須一平

1.一種FPGA的IO阻抗校準電路，其特征在于，包括：反饋網絡、多個上拉單元、多個下拉單元、參考電壓選擇器、低通濾波器和比較器，其中，

所述反饋網絡連接外部校準電阻和參考電壓，所述反饋網絡的輸出連接所述多個上拉單元并輸出偏置電壓到所述多個上拉單元，所述多個上拉單元的輸出和所述多個下拉單元的輸出相連接并連接所述比較器的正輸入端，所述反饋網絡輸出反饋電壓到所述低通濾波器，所述低通濾波器輸出濾波后的反饋電壓到所述參考電壓選擇器，所述參考電壓選擇器選擇所述參考電壓或所述濾波后的反饋電壓到所述比較器的負輸入端；

其中，所述反饋網絡包括誤差放大器和部分上拉單元，所述誤差放大器的負輸入端連接所述參考電壓，正輸入端連接所述外部校準電阻和所述低通濾波器，輸出端連接所述部分上拉單元，所述部分上拉單元連接所述多個上拉單元并輸出所述偏置電壓到所述多個上拉單元。

2.如權利要求1所述的FPGA的IO阻抗校準電路，其特征在于，每個所述上拉單元包括并聯的多個上拉支路，每個所述上拉支路由一個上拉晶體管和一個上拉電阻串聯組成；所述FPGA的IO阻抗校準電路還包括：上拉校準補償單元，所述上拉校準補償單元與所述多個上拉支路并聯，所述上拉校準補償單元由一個上拉校準補償晶體管和一個上拉校準補償電阻串聯組成，所述上拉校準補償晶體管與所述上拉晶體管的寬長比的比值為m，所述上拉校準補償電阻與所述上拉電阻的阻值比為1/m，其中，0m1。

3.如權利要求1所述的FPGA的IO阻抗校準電路，其特征在于，每個所述下拉單元包括并聯的多個下拉支路，每個所述下拉支路由一個下拉晶體管和一個下拉電阻串聯組成；所述FPGA的IO阻抗校準電路還包括：下拉校準補償單元，所述下拉校準補償單元與所述多個下拉支路并聯，所述下拉校準補償單元由一個下拉校準補償晶體管和和一個下拉校準補償電阻串聯組成，所述下拉校準補償晶體管與所述下拉晶體管的寬長比的比值為m，所述下拉校準補償電阻與所述下拉電阻的阻值比為1/m，其中，0m1。

4.如權利要求1所述的FPGA的IO阻抗校準電路，其特征在于，每個所述上拉單元包括并聯的多個上拉支路，每個所述上拉支路由一個上拉晶體管和一個上拉電阻串聯組成，第1個至第n個上拉支路的上拉晶體管的寬長比呈1,2,4，……，2^n-1，2ⁿ分布，第1個至第n個上拉支路的上拉電阻的阻值呈2ⁿ，2^n-1，……，4,2,1分布；所述FPGA的IO阻抗校準電路還包括：上拉校準補償單元，所述上拉校準補償單元與所述多個上拉支路并聯，所述上拉校準補償單元由一個上拉校準補償晶體管和一個上拉校準補償電阻串聯組成，所述上拉校準補償晶體管與所述上拉單元的第1個支路的上拉晶體管的寬長比的比值為m，所述上拉校準補償電阻與所述上拉單元的第1個支路的上拉電阻的阻值比為1/m，其中，0m1。

5.如權利要求1所述的FPGA的IO阻抗校準電路，其特征在于，每個所述下拉單元包括并聯的多個下拉支路，每個所述下拉支路由一個下拉晶體管和一個下拉電阻串聯組成，第1個至第n個下拉支路的下拉晶體管的寬長比呈1,2,4，……，2^n-1，2ⁿ分布，第1個至第n個下拉支路的下拉電阻的阻值呈2ⁿ，2^n-1，……，4,2,1分布；所述FPGA的IO阻抗校準電路還包括：下拉校準補償單元，所述下拉校準補償單元與所述多個下拉支路并聯，所述下拉校準補償單元由一個下拉校準補償晶體管和一個下拉校準補償電阻串聯組成，所述下拉校準補償晶體管與所述下拉單元的第1個支路的下拉晶體管的寬長比的比值為m，所述下拉校準補償電阻與所述下拉單元的第1個支路的下拉電阻的阻值比為1/m，其中，0m1。