[發明專利]一種開關電容過采樣delta-sigma調制器電路

有效

• 申請號: 202011066801.X
• 申請日: 2020-10-03
• 公開（公告）號: CN112187281B
• 公開（公告）日: 2022-04-26
• 發明（設計）人: 段權珍;謝鵬;孟真;黃勝明
• 申請（專利權）人: 天津理工大學
• 主分類號: H03M3/00
• 分類號: H03M3/00
• 代理公司: 天津耀達律師事務所 12223
• 代理人: 侯力

一種開關電容過采樣delta?sigma調制器電路。本發明是在現有delta?sigma調制器電路的基礎上經過改進實現。將原有不相同的三個三運算放大器改為三個相同的三運算放大器，同時對輸入時鐘電路進行改進，改進后的輸入時鐘電路包括一個二分頻電路、三個兩相不交疊時鐘電路、一個反相器、兩個或門和兩個與門電路構成。輸入時鐘電路的輸出信號為clkA1，clkA1d，clkA2，clkA2d，clkC1，clkC1d，clkC2和clkC2d。其中clkA1，clkA1d，clkA2，clkA2d為兩相不交疊時鐘信號，頻率為Fs，占空比約為50％；clkC1，clkC1d，clkC2，clkC2d為兩相不交疊時鐘信號，頻率為Fs，占空比約為25％(或75％)。

技術領域

本發明涉及一種delta-sigma調制器電路，特別是一種開關電容過采樣delta-sigma調制器電路。

背景技術

Delta-sigma調制器是delta-sigma型模數轉換器(ADC)的重要組成部分，因其采用了過采樣技術且具有噪聲整型的特點而獲得了高分辨率特性，通常用于音頻信號的處理。而基于開關電容技術的delta-sigma調制器電路通過采用比例電容減小PVT效應，保證電路性能。該電路的主要耗能來源于每一級積分的運算放大器電路，且運算放大器的面積也是總電路面積的重要構成部分。另一方面，第一級積分器通常采用較大的采樣電容來降低噪聲，而電容作為運算放大器的負載會限制運算放大器的運行能力。換句話說較大的電容需要功耗較高的運算放大器去實現delta-sigma調制器的正常工作。

如圖1所示為傳統的三級開關電容型delta-sigma調制器電路，其由一個運算放大器A1，兩個運算放大器A2，反饋電容Cfb，采樣電容Cs1,Cs2,Cs3，積分電容Ci1,Ci2,Ci3，若干開關，一個加法器，一個比較器構成。電路的信號包括：差分輸入信號Vip,Vin，反饋參考信號Vrefp,Vrefn，共模信號VCM，輸入時鐘控制信號clkT1,clkT1d,clkT2,clkT2d，反饋時鐘信號clk_fb1,clk_fb2，數字輸出信號為Dop,Don。其中clkT1,clkT1d,clkT2,clkT2d為兩相不交疊時鐘信號，頻率為Fs，占空比約為50％。輸入時鐘信號和反饋時鐘信號用于對開關的控制，當信號為高時開關為連通狀態，當信號為低時開關為斷開狀態。反饋時鐘信號由輸出信號Dop,Don與時鐘信號clkT1和clkT2通過一定的邏輯關系實現，具體電路實現如圖4所示。輸出信號Dop,Don分別和時鐘信號clkT1做與非運算，經過反相器后得到反饋時鐘信號P1,PIB,N1,N1B。時鐘信號電路實現如圖2所示，其主要由二分頻電路和兩相不交疊時鐘電路構成，輸入時鐘信號為clkin，頻率為2Fs，占空比為50％，輸出時鐘信號為clkT1,clkT1d,clkT2,clkT2d，時鐘信號時序如圖3所示。

由時鐘時序關系(圖3)以及電路連接關系(圖1)可知，當clkT1，clkT1d為高且clkT2，clkT2d為低時，對差分輸入信號采樣；當clkT2，clkT2d為高且clkT1，clkT1d為低時，在采樣電容形成的電荷被轉移，從而實現輸入信號的傳輸。其中，為保證電路的高性能特性，通常Cs1Cs2和Cs3，且Ci1Ci2和Ci3，因此相比于第二級和第三極積分器中較小的采樣電容和積分電容，第一級積分器中要求運算放大器A1采用較大的功耗而且具有足夠快的轉換速度。

發明內容

本發明目的是解決如何降低delta-sigma調制器電路的功耗和面積的問題，提供一種開關電容過采樣delta-sigma調制器電路。

本發明的delta-sigma調制器電路將采用改進的時鐘控制信號實現對delta-sigma調制器第一級積分器的控制，進而降低第一級積分器負載電容對放大器功耗的依賴，同時減小整體電路面積。

本發明的技術方案