[發(fā)明專利]一種開關(guān)電容過采樣delta-sigma調(diào)制器電路

有效

• 申請?zhí)枺?/td>: 202011066801.X
• 申請日: 2020-10-03
• 公開（公告）號: CN112187281B
• 公開（公告）日: 2022-04-26
• 發(fā)明（設(shè)計）人: 段權(quán)珍;謝鵬;孟真;黃勝明
• 申請（專利權(quán)）人: 天津理工大學(xué)
• 主分類號: H03M3/00
• 分類號: H03M3/00
• 代理公司: 天津耀達(dá)律師事務(wù)所 12223
• 代理人: 侯力

1.一種開關(guān)電容過采樣delta-sigma調(diào)制器電路，包括：第一運(yùn)算放大器，兩個相同的第二和第三運(yùn)算放大器(A2)，反饋電容Cfb，第一至第三采樣電容(Cs1,Cs2,Cs3)，第一至第三積分電容Ci1,Ci2,Ci3，若干開關(guān)，輸入時鐘電路，一個加法器電路，和一個比較器構(gòu)成；其中，第一采樣電容(Cs1)，第一積分電容(Ci1)和第一運(yùn)算放大器(A1)以及一些開關(guān)共同構(gòu)成第一級積分器，第二采樣電容(Cs2)，第二積分電容(Ci2)和第二運(yùn)算放大器(A2)以及一些開關(guān)共同構(gòu)成第二級積分器，第三采樣電容(Cs3)，第三積分電容(Ci3)和第三運(yùn)算放大器(A2)以及一些開關(guān)共同構(gòu)成第三級積分器；將這三個積分器級聯(lián)，并將輸入信號Vip和Vin，以及這三個積分器的輸出端接到加法電路的輸入端；加法器電路的輸出端連接一個一位比較器；

其特征在于，所述delta-sigma調(diào)制器電路內(nèi)部的第一至第三運(yùn)算放大器由三個同種規(guī)格的放大器(A2)實現(xiàn)，并且輸入時鐘電路產(chǎn)生兩組占空比不同的兩相不交疊時鐘信號；所述輸入時鐘電路包括一個二分頻電路、三個兩相不交疊時鐘電路、一個反相器、兩個或門和兩個與門電路構(gòu)成，其中，方波輸入信號clkin同時連接到分頻器和一個兩相不交疊時鐘電路，經(jīng)過兩相不交疊時鐘電路得到輸出信號clk1，clk1d，clk2，clk2d；分頻器的輸出信號一路直接連接到第二個兩相不交疊時鐘電路，得到輸出信號clkB1，clkB1d，clkB2，clkB2d；分頻器的另一路輸出信號經(jīng)過反相器連接第三個兩相不交疊時鐘電路，得到輸出信號clkA1，clkA1d，clkA2，clkA2d；將輸出信號clk1和clkB1接到第一個或門電路(Or)的輸入端，得到輸出信號clkC1；將輸出信號clk1d和clkB1d接到另一個或門電路(Or)的輸入端，得到輸出信號clkC1d；將輸出信號clk2和clkB2接到第一個與門電路(AND)的輸入端，得到輸出信號clkC2；將輸出信號clk2d和clkB2d接到另一個與門電路(AND)的輸入端，得到輸出信號clkC2d；其中，輸出信號clkA1，clkA1d，clkA2，clkA2d為兩相不交疊時鐘信號，頻率為Fs，占空比為50％；輸出信號clkC1，clkC1d，clkC2，clkC2d為兩相不交疊時鐘信號，頻率為Fs，占空比為25％或75％。