[發明專利]設計方法

在審

• 申請號: 202011062989.0
• 申請日: 2020-09-30
• 公開（公告）號: CN114330181A
• 公開（公告）日: 2022-04-12
• 發明（設計）人: 翁坤
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G06F30/3308
• 分類號: G06F30/3308
• 代理公司: 上海晨皓知識產權代理事務所(普通合伙) 31260
• 代理人: 成麗杰

本發明實施例提供一種設計方法，應用于多個預設電容單元組成的電容陣列，預設電容單元包括多個單元電容，包括：獲取預設電容單元的單元仿真模型；基于電容陣列中預設電容單元的排布方式，以及各預設電容單元的單元仿真模型，獲取電容陣列的第一仿真模型；基于預設電容單元的排布方式，獲取預設電容單元的排布方向，并建立在相同排布方向上的一組預設電容單元的寄生電阻等效測試結構；基于寄生電阻等效測試結構，獲得各預設電容單元的寄生電阻；基于各預設電容單元的寄生電阻以及第一仿真模型，建立表征電容陣列的第二仿真模型；本發明實施例提供一種精確的電容器件模型，以提高半導體存儲器的仿真結果的準確性和可靠性。

技術領域

本發明涉及存儲器領域，特別涉及一種設計方法。

背景技術

半導體存儲器是現代電子系統中不可或缺的組件。半導體存儲器中設置有許多個單元電容，同一行的單元電容耦接于同一條字線結構，同一列的單元電容耦接于同一條位線結構，單元電容的性能對于形成的半導體存儲器的性能至關重要。

目前對于設計完成的半導體存儲器，需要進行電路前仿真和版圖后仿真，以保證形成的半導體存儲器的性能參數。

然而，目前半導體存儲器中電容仿真模型是一種不夠精確的器件模型，導致半導體存儲器的仿真結果存在較大誤差。

發明內容

本發明實施例提供一種設計方法，提供一種精確的電容器件模型，以提高半導體存儲器的仿真結果的準確性和可靠性。

為解決上述技術問題，本發明實施例提供了一種設計方法，應用于多個預設電容單元組成的電容陣列，預設電容單元包括多個單元電容，包括：獲取預設電容單元的單元仿真模型，單元仿真模型用于表征預設電容單元的電容值；基于電容陣列中預設電容單元的排布方式，以及各預設電容單元的單元仿真模型，獲取電容陣列的第一仿真模型，第一仿真模型用于表征電容陣列中各預設電容單元的電容值，以及預設電容單元的排布方式；基于預設電容單元的排布方式，獲取預設電容單元的排布方向，并建立在相同排布方向上的一組預設電容單元的寄生電阻等效測試結構；基于寄生電阻等效測試結構，獲得各預設電容單元的寄生電阻；基于各預設電容單元的寄生電阻以及第一仿真模型，建立表征電容陣列的第二仿真模型。

與相關技術相比，通過獲取電容陣列的第一仿真模型，第一仿真模型用于表征電容陣列中預設電容單元的電容值，以及預設電容單元的排布方式。基于預設電容單元的排布方式，建立預設電容單元的寄生電阻等效測試結構，以獲取預設電容單元的寄生電阻。基于各預設電容單元的寄生電阻以及第一仿真模型獲取第二仿真模型，第二仿真模型結合預設電容單元的寄生電阻和第一仿真模型，由于新設計的仿真模型中考慮到寄生電阻帶來的性能影響，以提高半導體存儲器的仿真結果的準確性和可靠性。

另外，建立在相同排布方向上的一組預設電容單元的寄生電阻等效測試結構，包括：建立導線層，導線層耦接預設電容單元的下電極；建立導電層，預設電容單元設置在導電層中，且導電層將同一排布方向上的一組預設電容單元的上電極彼此串聯耦合；基于導電層和導電層，以一組預設電容單元中的各預設電容單元的導線層分別作為端點，獲得寄生電阻等效測試結構。本發明提供的一種寄生電阻等效測試結構的建立方法。

另外，電容陣列中的預設電容單元呈矩陣式分布。

另外，基于寄生電阻等效測試結構，獲得各預設電容單元的寄生電阻，包括：選取其中一個預設電容單元作為目標預設電容單元，以相鄰預設電容單元所處的導電層的預設界面作為分隔邊界，界定預設電容單元的等效導電層；分別獲取目標預設電容單元的邊界與其所在的等效導電層的邊界之間的最小距離；在預設電容單元的排布方向上以及垂直于預設電容單元的排布方向上，獲取目標預設電容單元中電容單元的特征量，特征量包括電容單元的數量、電容單元彼此間的間距以及各電容單元的線寬；基于最小距離以及特征量，獲取目標預設電容單元的寄生電阻；本發明提供的基于寄生電阻等效測試結構計算獲取預設電容單元的寄生電阻的具體方式。