[發(fā)明專(zhuān)利]垂直場(chǎng)效應(yīng)晶體管半導(dǎo)體單元的優(yōu)化

在審

• 申請(qǐng)?zhí)枺?/td>: 202011046828.2
• 申請(qǐng)日: 2020-09-29
• 公開(kāi)（公告）號(hào): CN112614837A
• 公開(kāi)（公告）日: 2021-04-06
• 發(fā)明（設(shè)計(jì)）人: 都楨湖
• 申請(qǐng)（專(zhuān)利權(quán)）人: 三星電子株式會(huì)社
• 主分類(lèi)號(hào): H01L27/092
• 分類(lèi)號(hào): H01L27/092;H01L29/423;H01L29/78;H01L27/02;H03K19/0948
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 劉虹

一種在多個(gè)柵極柵格上實(shí)施垂直場(chǎng)效應(yīng)晶體管(VFET)電路的VFET單元，包括：第一電路，包括至少一個(gè)VFET，并被提供在至少一個(gè)柵極柵格上；以及第二電路，包括至少一個(gè)VFET，并被提供在形成于第一電路的左側(cè)或右側(cè)的至少一個(gè)柵極柵格上，其中第一電路的VFET的柵極被配置為共享第二電路的VFET的柵極信號(hào)或源極/漏極信號(hào)，并且第一電路是(X?1)接觸式多晶間距(CPP)電路，其為(X?1)CPP寬，是從X?CPP電路轉(zhuǎn)換而來(lái)的，X?CPP電路為X?CPP寬并且執(zhí)行與(X?1)CPP電路相同的邏輯功能，X是大于1的整數(shù)。

技術(shù)領(lǐng)域

與本發(fā)明構(gòu)思的實(shí)施例一致的裝置和方法涉及用于由垂直場(chǎng)效應(yīng)晶體管(vertical field effect transistor，VFET)形成的電路的半導(dǎo)體單元(cell)架構(gòu)。

背景技術(shù)

與諸如平面finFET的橫向場(chǎng)效應(yīng)晶體管(lateral field effect transistor，F(xiàn)ET)相比，VFET的特征在于其垂直結(jié)構(gòu)，其中頂部源極/漏極、柵極和底部源極/漏極垂直地重疊。

當(dāng)基于其布局或俯視圖設(shè)計(jì)由橫向FET電路形成的半導(dǎo)體單元時(shí)，通過(guò)減少單元中虛擬(dummy)柵極結(jié)構(gòu)的數(shù)量，使相鄰電路共享FET的源極/漏極的情況并不少見(jiàn)。然而，當(dāng)設(shè)計(jì)由VFET電路形成的半導(dǎo)體單元時(shí)，通常需要在形成有VFET的柵極結(jié)構(gòu)的旁邊提供附加的柵極結(jié)構(gòu)或鰭(fin)結(jié)構(gòu)，使得連接VFET的接觸式結(jié)構(gòu)的金屬線和/或通孔可以放置在附加的柵極結(jié)構(gòu)或鰭結(jié)構(gòu)上，以傳送VFET的輸出信號(hào)。雙鰭VFET器件(諸如雙鰭反相器)就是典型的示例。因此，很難出于減小單元寬度或面積的目的，僅使用一個(gè)柵極結(jié)構(gòu)或鰭結(jié)構(gòu)來(lái)設(shè)計(jì)由單鰭VFET器件(諸如單鰭反相器)形成的VFET半導(dǎo)體單元(以下稱(chēng)為“VFET單元”)。這是因?yàn)閂FET的固有結(jié)構(gòu)，其中柵極和源極/漏極垂直地重疊。

圖1A示出了根據(jù)相關(guān)技術(shù)的雙鰭反相器形成在兩個(gè)柵極結(jié)構(gòu)上的VFET單元的布局。圖1B示出了可以由一個(gè)p溝道金屬氧化物半導(dǎo)體VFET(以下稱(chēng)為“PMOS”)和一個(gè)n溝道金屬氧化物半導(dǎo)體VFET(以下稱(chēng)為“NMOS”)形成的反相器的示意圖。圖1C示出了可以由兩個(gè)PMOS和兩個(gè)NMOS形成的反相器的示意圖。圖1C所示的反相器可以在圖1A所示的VFET單元中實(shí)施。

參考圖1A，VFET單元10包括雙鰭反相器100，該雙鰭反相器100由在柵極結(jié)構(gòu)PC上的一對(duì)一個(gè)PMOS P和一個(gè)NMOS N以及在另一柵極結(jié)構(gòu)PC上的另一對(duì)一個(gè)PMOS P和一個(gè)NMOS N形成。雖然在圖1A中未示出，但是每個(gè)柵極結(jié)構(gòu)PC被切割成預(yù)定尺寸，以在對(duì)應(yīng)的柵極結(jié)構(gòu)PC的兩個(gè)分割的部分上提供PMOS P和NMOS N。VFET單元10還包括分別連接到電源(Vdd)和地源(Vss)(未示出)的兩個(gè)底部源極/漏極區(qū)RX、柵極連接圖案PB、從中切割出柵極連接圖案PB的兩個(gè)柵極層切口(cut)CT、柵極接觸式結(jié)構(gòu)CB、兩個(gè)頂部源極/漏極接觸式結(jié)構(gòu)CA和三個(gè)通孔V。

然而，即使雙鰭反相器100可以被改變?yōu)橛蓛蓚€(gè)柵極結(jié)構(gòu)PC之一上的一個(gè)PMOS和一個(gè)NMOS實(shí)施的單鰭反相器，VFET單元10仍可能需要另一個(gè)柵極結(jié)構(gòu)或鰭結(jié)構(gòu)，即兩個(gè)柵極結(jié)構(gòu)PC中的另一個(gè)，用于將頂部源極/漏極接觸式結(jié)構(gòu)CA連接到金屬線(為簡(jiǎn)潔起見(jiàn)未示出)和通孔V。這是防止單元寬度的減小以實(shí)現(xiàn)VFET單元架構(gòu)的優(yōu)化的VFET器件結(jié)構(gòu)的示例。

因此，需要一種具有減小的單元寬度的VFET單元及其設(shè)計(jì)方法，以克服VFET單元的上述缺點(diǎn)。

發(fā)明內(nèi)容

本發(fā)明構(gòu)思的各種實(shí)施例涉及半導(dǎo)體單元布局、半導(dǎo)體單元架構(gòu)以及用于設(shè)計(jì)包括由多個(gè)VFET形成的多個(gè)VFET電路的半導(dǎo)體單元的方法。

這些實(shí)施例可以提供具有減小的單元寬度的優(yōu)化的VFET單元(cell)架構(gòu)，以及設(shè)計(jì)該改進(jìn)的VFET單元架構(gòu)的方法。