[發明專利]垂直場效應晶體管半導體單元的優化

在審

• 申請號: 202011046828.2
• 申請日: 2020-09-29
• 公開（公告）號: CN112614837A
• 公開（公告）日: 2021-04-06
• 發明（設計）人: 都楨湖
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L29/423;H01L29/78;H01L27/02;H03K19/0948
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 劉虹

1.一種在多個柵極柵格上實施包括多個電路的垂直場效應晶體管VFET電路的VFET單元，所述VFET單元包括：

第一電路，包括至少一個VFET，并被提供在至少一個柵極柵格上；以及

第二電路，包括至少一個VFET，并被提供在形成于第一電路的左側或右側的至少一個柵極柵格上，

其中，第一電路的VFET的柵極或源極/漏極被配置為共享第二電路的VFET的柵極信號或源極/漏極信號，并且

其中，第一電路是(X-1)接觸式多晶間距(CPP)電路，其為(X-1)CPP寬，是從X-CPP電路轉換而來的，X-CPP電路為X-CPP寬并且執行與(X-1)CPP電路相同的邏輯功能，X是大于1的整數。

2.根據權利要求1所述的VFET單元，其中，第一電路的VFET的柵極被配置為共享柵極信號，所述柵極信號通過連接兩個柵極的柵極連接圖案被輸入到第二電路的VFET的柵極。

3.根據權利要求1所述的VFET單元，還包括第三電路，第三電路包括至少一個VFET，并被提供在形成于第一電路的左側或右側的至少一個柵極柵格上，第一電路位于第二和第三電路之間，

其中，第一電路的VFET的底部源極/漏極區和第三電路的VFET的底部源極/漏極區被合并并且連接到電源或地源。

4.根據權利要求3所述的VFET單元，其中，第二電路包括連接到電源或地源的第二電路的VFET的頂部源極/漏極接觸式結構，并且

其中，在其上形成第二電路的VFET的柵極柵格上沒有形成連接到電源或地源的底部源極/漏極區。

5.根據權利要求3所述的VFET單元，其中，所述VFET電路形成復用器，

其中，第一電路包括1-CPP反相器，所述1-CPP反相器包括被配置為接收選擇信號的p溝道金屬氧化物半導體(PMOS)VFET和n溝道金屬氧化物半導體(NMOS)VFET；

其中，第二電路包括交叉耦合電路，所述交叉耦合電路被配置為接收所述選擇信號和輸入信號，并且

其中，第三電路包括2-CPP反相器，所述2-CPP反相器包括被配置為發送輸出信號的至少一個PMOS VFET和至少一個NMOS VFET。

6.根據權利要求5所述的VFET單元，其中，所述復用器被提供在VFET單元中連續形成并均勻間隔開的第1至第8柵極柵格上，

其中，第一電路的1-CPP反相器被提供在第三柵極柵格上，第二電路的交叉耦合電路被提供在第四至第八柵極柵格上，以及第三電路的2-CPP反相器被提供在第一柵極柵格和第二柵極柵格上。

7.根據權利要求1所述的VFET單元，其中，所述(X-1)-CPP電路是1-CPP反相器，其包括：

p溝道金屬氧化物半導體(PMOS)VFET和n溝道金屬氧化物半導體(NMOS)VFET；以及

頂部源極/漏極接觸式結構，其形成在所述PMOS VFET和所述NMOS VFET的頂部源極/漏極區上，并且在與單元寬度方向交叉的方向上連接頂部源極/漏極區。

8.根據權利要求1所述的VFET單元，其中，第一電路的VFET的柵極被配置為共享第二電路的VFET的源極/漏極信號，

其中，所述VFET單元還包括第三電路，第三電路包括被提供在形成于第一電路的左側或右側的至少一個柵極柵格上的至少一個VFET，第一電路被放置在第二電路和第三電路之間，

其中，第一電路的VFET的底部源極/漏極區和第三電路的VFET的底部源極/漏極區被合并并且連接到電源或地源。

9.根據權利要求8所述的VFET單元，其中，所述VFET電路形成具有重置輸入的掃描觸發器電路，

其中，第一電路包括1-CPP反相器；

其中，第二電路包括3-CPP NOR電路，所述3-CPP NOR電路被配置為接收重置信號，并將輸出信號發送到形成所述掃描觸發器電路的輸出電路的第一電路，并且

其中，第三電路包括被配置為接收時鐘信號的2-CPP時鐘反相器。