[發明專利]一種用在PLL中的頻率檢測與跟蹤加速電路

在審

• 申請號: 202011037901.X
• 申請日: 2020-09-28
• 公開（公告）號: CN112543023A
• 公開（公告）日: 2021-03-23
• 發明（設計）人: 徐興;章彬;藍龍偉;蔡宏達;胡錦
• 申請（專利權）人: 蘇州銳迪聯電子科技有限公司
• 主分類號: H03L7/087
• 分類號: H03L7/087
• 代理公司: 蘇州通途佳捷專利代理事務所(普通合伙) 32367
• 代理人: 閔東

本申請實施例公開一種用在PLL中的頻率檢測與跟蹤加速電路，包括：信號輸入模塊、時鐘產生模塊、第一取樣模塊、第二取樣模塊、比較模塊、供電輸出模塊、鎖定模塊。本申請的用在PLL中的頻率檢測與跟蹤加速電路，能夠檢測鎖相環跟蹤狀態，鎖相環頻率接近目標時就發出信號；并能夠利用鎖定檢測功能，利用信號控制鎖相環的某些參數，縮短跟蹤時間，避免鎖相環的跟蹤時間要求與帶寬沖突的問題。

技術領域

本申請涉及頻率檢測及跟蹤電路技術領域，具體是一種用在PLL中的頻率檢測與跟蹤加速電路。

背景技術

在頻率檢測技術中，現有技術常采用clk_ref采樣clk_fb延時信號、通過通用門運算clk_fb采樣clk_ref延時信號，得到兩個計數，分別使用clk_ref和clk_fb作為輸入時鐘，鎖相鎖不復位，計數會產生高電壓作為鎖相信號，該種工作方式采樣過程繁瑣，電路硬件結構復雜。而許多應用要求知道鎖相環在啟動初始時間的跟蹤狀態，并希望鎖相環的跟蹤時間較短，但實現這一目的會與帶寬發生沖突。因此，需要一種新的結構來解決這一問題。

發明內容

本申請旨在解決上述技術問題，提供一種用在PLL中的頻率檢測與跟蹤加速電路，鎖相環在啟動初始時間的跟蹤時間較短，且具有較高的帶寬。

為實現上述目的，本申請公開了一種用在PLL中的頻率檢測與跟蹤加速電路，包括：信號輸入模塊，包括用于輸入上升信號的up輸入端、用于輸入下降信號的down輸入端、異或門，所述up輸入端、所述down輸入端分別與所述異或門的輸入端相連；時鐘產生模塊，包括用于獲取采樣信號的clk_fb輸入端、用于獲取使能的en連接端、三路輸入與門，所述clk_fb輸入端、所述en連接端分別與所述三路輸入與門的第一輸入端、第二輸入端相連；第一取樣模塊，包括第一延遲鏈delay chain1、第一D觸發器單元，所述第一延遲鏈delaychain1的輸入端與所述三路輸入與門的輸出端相連，所述第一延遲鏈delay chain1的輸出端與所述第一D觸發器單元的ck端相連，所述第一D觸發器單元的D端與所述異或門的輸出端相連，所述第一D觸發器單元的rb端與所述en連接端相連；第二取樣模塊，包括第二延遲鏈delay chain2、第二D觸發器單元，所述第二延遲鏈delay chain2的輸入端與所述三路輸入與門的輸出端相連，所述第二延遲鏈delay chain2的輸出端與所述第二D觸發器單元的D端相連，所述第二D觸發器單元的ck端與所述三路輸入與門的輸出端相連，所述第二D觸發器單元的sb端與所述en連接端相連；比較模塊，所述第一D觸發器單元的Q端、所述第二D觸發器單元的Q端分別與所述比較模塊的輸入端相連；供電輸出模塊，包括供電輸出端ACC、供電判斷兩路輸入與門，所述供電判斷兩路輸入與門的第一輸入端與所述比較模塊的輸出端相連，所述供電判斷兩路輸入與門的第二輸入端與所述en連接端相連，所述供電判斷兩路輸入與門的輸出端與所述供電輸出端ACC相連；鎖定模塊，包括鎖定信號輸出端lock、鎖定判斷非門，所述鎖定判斷非門的輸入端與所述比較模塊的輸出端、所述en連接端相連，所述鎖定判斷非門的輸出端與所述鎖定信號輸出端lock相連。

作為優選，所述比較模塊包括第一非門、第二非門、第三非門、第四非門、鎖定判斷兩路輸入與門、第三D觸發器、第四D觸發器；所述第一非門的輸入端與所述第一D觸發器單元的Q端相連，所述第一非門的輸出端與所述第三D觸發器的D端相連；所述第二非門的輸入端與所述第二D觸發器單元的Q端相連，所述第二非門的輸出端與所述鎖定判斷兩路輸入與門的第一輸入端相連，所述鎖定判斷兩路輸入與門的第二輸入端與所述第一D觸發器單元的Q端相連；所述第三非門的輸入端與所述三路輸入與門的輸出端相連，所述第三非門的輸出端與所述第三D觸發器的ck端相連，所述第三D觸發器的Q端與所述供電判斷兩路輸入與門的第一輸入端相連，所述第三D觸發器的sb端與所述en連接端相連；所述第四非門的輸入端與所述第四D觸發器的Q端相連，所述第四非門的輸出端分別與所述鎖定判斷非門的輸入端、所述三路輸入與門的第三輸入端相連，所述第四D觸發器的D端與所述鎖定判斷兩路輸入與門的輸出端相連，所述第四D觸發器的ck端與所述三路輸入與門的輸出端相連，所述第四D觸發器的rb端與所述第四D觸發器。