[發明專利]逐次逼近型模數轉換器及其校準方法、電子設備

有效

• 申請號: 202011036894.1
• 申請日: 2020-09-28
• 公開（公告）號: CN112202448B
• 公開（公告）日: 2023-08-29
• 發明（設計）人: 吳文杰;程濤
• 申請（專利權）人: 上海艾為電子技術股份有限公司
• 主分類號: H03M1/10
• 分類號: H03M1/10;H03M1/46
• 代理公司: 深圳市嘉勤知識產權代理有限公司 44651
• 代理人: 王敏生

本申請公開一種逐次逼近型模數轉換器及其數字校準方法、一種電子設備，所述模數轉換器包括：DAC模塊，用于采樣模擬輸入信號，并將所述模擬輸入信號轉換成模擬輸出電壓；比較器，用于將所述模擬輸出電壓與所述基準電壓比較，并輸出比較結果；邏輯控制模塊，與所述比較器的輸出端連接，根據所述比較結果對所述DAC模塊進行逐次逼近控制，以使得所述比較器逐次輸出比較結果，并在所述逐次逼近控制完成后根據多次的所述比較結果輸出相應的轉碼信號；數字校準模塊，用于根據各比特位的權重誤差Δq，對所述比較結果或轉碼信號進行校準計算后輸出校準后轉碼信號，其中，Δq＝W?Wsubgt;idea/subgt;?Wsubgt;offset/subgt;。上述模數轉換器的轉換性能較高。

技術領域

本申請涉及集成電路技術領域，具體涉及一種逐次逼近型模數轉換器及其校準算法和一種電子設備。

背景技術

逐次逼近型模數轉換器(Successive?Approximation?Register?Analog?DigitalConverter，SARADC)具有低延遲，低功耗等優點，被廣泛應用于各個領域之中。目前高精度的逐次逼近型模數轉換器大部分采用二進制電容陣列結構，通過逐次比較輸入電壓信號和電容陣列產生的電壓值，從高位到低位，得到輸入信號對應的數字編碼。SARADC的精度受限于各模塊的噪聲和電容的失配。其中，電容的失配是由集成電路制造工藝決定，制造過程中的各種不確定性，會直接影響到SARADC的精度和線性度。可以通過增大電容的尺寸，改善電容失配問題，提高SARADC的精度。但是增大電容尺寸會導致芯片面積增大，成本增加。

現有技術可以采用分段式電容結構，來減少電容陣列面積。但是分段式電容結構對電容失配以及跨接電容的寄生較敏感，所以還需要采用較為復雜的電容失配校準方法來提高逐次逼近型模數轉換器的性能，具體的，需要在SARADC中增加一個校準電容陣列，通過模擬信號的補償來校準主電容陣列的偏差。為了保證模數轉換器的性能，額外增加校準電容陣列，依然需要相對較大的電容面積。

因此，現有技術中的模數轉換器的尺寸還有待進一步的減小。

發明內容

鑒于此，本申請提供一種逐次逼近型模數轉換器及其校準算法，以進一步減小逐次逼近型模數轉換器的尺寸。

本申請提供一種逐次逼近型模數轉換器，包括：DAC模塊，用于采樣模擬輸入信號，并將所述模擬輸入信號轉換成模擬輸出電壓；比較器，所述比較器的第一輸入端連接至所述DAC模塊，第二輸入端連接至基準電壓，用于將所述模擬輸出電壓與所述基準電壓比較，并輸出比較結果；邏輯控制模塊，與所述比較器的輸出端連接，用于根據所述比較結果對所述DAC模塊進行逐次逼近控制，以使得所述比較器逐次輸出比較結果，并在所述逐次逼近控制完成后根據多次的所述比較結果輸出相應的轉碼信號；數字校準模塊，用于根據各比特位的權重誤差Δq，對所述比較結果或轉碼信號進行校準計算后輸出校準后轉碼信號，其中，Δq＝W-W_idea-W_offset，W為對應比特位的測量權重，W_idea為理想權重、W_offset為固定失調權重。

可選的，所述DAC模塊包括：低位段DAC單元和高位段DAC單元，所述低位段DAC單元和所述高位段DAC單元之間通過橋接電容C0連接，其中所述高位段DAC單元的各比特位對應有權重誤差Δq。