[發明專利]一種保持時間違例修復方法、系統、設備及存儲介質

有效

• 申請號: 202011036592.4
• 申請日: 2020-09-25
• 公開（公告）號: CN112232005B
• 公開（公告）日: 2023-03-28
• 發明（設計）人: 高永亮;邱進超
• 申請（專利權）人: 山東云海國創云計算裝備產業創新中心有限公司
• 主分類號: G06F30/3312
• 分類號: G06F30/3312;G06F30/3315
• 代理公司: 濟南誠智商標專利事務所有限公司 37105
• 代理人: 李修杰

本發明公開了一種保持時間違例修復方法、系統、設備及存儲介質，所述方法包括：通過時序分析找出電路中所有存在保持時間違例的路徑，獲取所述路徑的終止點的建立時間裕量；計算路徑的建立時間裕量和保持時間違例的比值，根據預定義規則將路徑分為第一類路徑和第二類路徑；使用第一類工藝標準單元迭代修復第一類路徑的保持時間違例；使用第二類工藝標準單元迭代修復第二類路徑的保持時間違例；所述第一類工藝的電壓閾值高于第二類工藝。所述系統包括違例路徑獲取模塊、路徑分類模塊、第一類路徑修復模塊和第二類路徑修復模塊。本發明既可以完全修復保持時間違例，又能夠控制插入的標準單元數量，減少占用面積，降低增加的功耗。

技術領域

本發明涉及集成電路設計領域，具體涉及一種保持時間違例修復方法、系統、設備及存儲介質。

背景技術

當前，集成電路已經進入到了大規模集成電路(Large Scale Integration，LSI)和超大規模集成電路(Very Large Scale Integration，VLSI)的時代，電路的規模迅速上升到了幾千萬門以至幾億門。對于現在的集成電路(Integrated Circuit，IC)設計公司來說，設計人員面臨著兩個最大的問題：一是設計中的時序問題；二是驗證時間太長。

要分析或檢驗一個電路設計的時序方面的特征有兩種主要手段：動態時序仿真(Dynamic Timing Simulation)和靜態時序分析(Static Timing Analysis)。動態時序仿真由于輸入矢量的局限性，可能無法檢查出某些路徑存在的時序失效，而靜態時序分析因為遍歷所有路徑，可以明確地指出時序失效發生的電路部分，另外靜態時序分析的方法因為不要求任何輸入矢量，就能很快得到分析結果，從而節省了很多的設計時間。靜態時序分析的目的是發現使芯片時序失效和對芯片性能起決定作用的電路關鍵路徑。它采用窮盡分析方法，提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延遲，檢查信號的建立時間(setup)和保持時間(hold)是否滿足時序要求，通過對最大路徑延遲和最小路徑延遲的分析，找出違背時序約束的錯誤。此外，軟件技術的發展使得靜態時序分析軟件在功能和性能上可以滿足全片分析的要求，支持片上系統設計，為盡快獲得設計時序要求提供了強有力的支持。

在靜態時序分析中，依據時序路徑的始發點和終止點不同，所有的時序路徑可以分為4種：輸入端口到第一級觸發器、第一級觸發器到第二級觸發器、第二級觸發器到輸出端口、輸入端口到輸出端口。實際設計中的四種時序路徑如圖1所示。其中，Path1為輸入端口In到第一級觸發器D端，Path2為第一級觸發器Clk端到第二級觸發器D端；Path3為第二級觸發器Clk端到輸出端口OUT；Path4為輸入端口In到輸出端口OUT。

依據設計人員定義的時序約束，電子設計自動化(Electronic DesignAutomation，EDA)工具會根據4種不同類型的時序路徑，檢查設計中的所有時序路徑是否存在建立時間和保持時間違例(hold violation)。

如圖2所示，以第一級觸發器到第二級觸發器的Path2為例，說明建立時間和保持時間的檢查方式。時序分析需要計算發射時鐘路徑(Launch Clock Path)、捕獲時鐘路徑(Capture Clock Path)和數據路徑Data Path的延時，Launch Clock Path是指時鐘信號端到第一級觸發器的時鐘路徑，Capture Clock Path是指時鐘信號端到第二級觸發器的路徑，Data Path是第一級觸發器到第二級觸發器之間的組合邏輯路徑。