[發明專利]半導體裝置的制造方法

在審

• 申請號: 202011024428.1
• 申請日: 2020-09-25
• 公開（公告）號: CN112563203A
• 公開（公告）日: 2021-03-26
• 發明（設計）人: 楊思齊;簡鶴年;丁振庭;林建智;李建志;林士豪;李宗鴻;葉致鍇;黃才育;蕭柏鎧
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L29/78
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 閆華;傅磊

提供了半導體裝置的制造方法。根據一實施例的方法，包括形成由第一半導體材料形成的一第一鰭部以及由不同于第一半導體材料的第二半導體材料形成的一第二鰭部于一基底上；形成一半導體蓋層于第一鰭部及第二鰭部上；以及在露出半導體蓋層的至少一部分的同時，于第一溫度下對半導體蓋層進行退火。

技術領域

本發明實施例涉及一種半導體技術，且特別涉及一種半導體裝置的制造方法。

背景技術

半導體集成電路(IC)產業經歷了快速的增長。在IC發展的過程中，功能密度(即，每個芯片區的內連接裝置的數量)通常增加了，而特征部件尺寸(即，可使用制造工藝所形成的最小部件)卻是縮小了。此種微縮的工藝通常因提高生產效率及降低相關成本而帶來了收益。然而，此種微縮也伴隨著提高包含這些IC的裝置的設計及制造的復雜性，且要實現這些進展，需要在裝置制造方面進行類似的發展。

隨著IC裝置的幾何尺寸不斷縮小，原本與傳統大型裝置的效能無關緊要的缺陷現在可能會嚴重影響裝置的效能。舉例來說，已發展出p型全應變通道技術，以改善p型晶體管內的空穴遷移率。可于p型全應變通道上形成硅蓋層，以防止p型通道中半導體材料所不希望發生的氧化。已觀察到在硅蓋層與p型全應變通道之間界面處可能存在高密度的界面陷阱電荷，導致漏電流并增加通道電阻。因此，盡管傳統的p型全應變通道裝置對于其預期目的已足夠，然而其在所有方面并非能夠令人滿意。

發明內容

一種半導體裝置的制造方法，其包括：形成由第一半導體材料形成的一第一鰭部以及由不同于第一半導體材料的第二半導體材料形成的一第二鰭部于一基底上；形成一半導體蓋層于第一鰭部及第二鰭部上；以及在露出半導體蓋層的至少一部分的同時，于第一溫度下對半導體蓋層進行退火。

一種半導體裝置的制造方法，其包括：形成包括硅及鍺的一第一鰭部于一基底上；形成包括硅的一第二鰭部于基底上；形成一硅蓋層于第一鰭部及第二鰭部上；在露出至少一部分硅蓋層的同時，于第一溫度及第一壓力下進行第一退火；形成源極/漏極特征部件于第一鰭部及第二鰭部的源極/漏極區上；形成一柵極結構于第一鰭部及第二鰭部的通道區上方；在形成柵極結構之后，在未露出硅蓋層的任何部分的同時，于第二溫度及第二壓力下進行第二退火。

一種半導體裝置的制造方法，包括：形成包括硅及鍺的一第一鰭部于一基底上；形成包括硅的一第二鰭部于基底上；形成一硅蓋層于第一鰭部及第二鰭部上方，并且緊接形成硅蓋層之后，于約在800℃至1050℃之間的溫度下進行一第一退火。

附圖說明

圖1示出根據一些實施例的于工作部件上制造半導體裝置的方法流程圖。

圖2-圖12示出根據一些實施例的工作部件于圖1方法中不同步驟的局部剖面示意圖。

附圖標記說明：

100：方法

102、104m、106、108、110、112、114、116A、116B、118：區塊

200：工作部件

202：基底

202N：n阱

202P：p阱

204：第二半導體材料

206：第一半導體材料

208：硅頂層

210：第一硬式掩模層

211：硬式掩模

212：第二硬式掩模層

214：襯層

216：p型鰭部

216A：第一鰭部