[發明專利]FPGA芯片內的測試邏輯分析單元

有效

• 申請號: 202011024159.9
• 申請日: 2020-09-25
• 公開（公告）號: CN112198424B
• 公開（公告）日: 2023-04-25
• 發明（設計）人: 陳永;鄔剛
• 申請（專利權）人: 杭州加速科技有限公司
• 主分類號: G01R31/3177
• 分類號: G01R31/3177;G01R31/317;G06F13/28
• 代理公司: 北京市君合律師事務所 11517
• 代理人: 王再芊;畢長生

本發明公開了一種FPGA芯片內的測試邏輯分析單元。該測試邏輯分析單元包括邏輯分析模塊，用于對被測用戶邏輯單元輸出的輸出信號進行自動化分析；PCIE模塊，用于使測試邏輯分析單元與外部計算機進行通信。本發明的測試邏輯分析單元可以在FPGA芯片內部實現對用戶功能邏輯的輸出信號進行自動化正確性分析。

技術領域

本發明涉及FPGA(現場可編程邏輯門陣列)芯片領域，尤其涉及一種FPGA芯片內的測試邏輯分析單元。

背景技術

隨著5G通信、物聯網、人工智能、大數據、云計算等科學技術的不斷發展，科技產業對集成電路的計算能力、計算延時和可編程性要求越來越高。FPGA因其自身高并行度、低延時、高靈活度、高性能功耗比等特性在各新興技術領域正在被廣泛使用。

然而FPGA因其技術生態不健全、開發難度大、開發周期長等原因，給開發者帶來了極大的挑戰。在這些挑戰中，FPGA內部的用戶功能邏輯測試環節的問題尤其突出。特別是在云FPGA系統和遠程FPGA系統中，用戶功能邏輯測試更是困難重重。其中最難解決的問題之一是邏輯正確性分析問題。

由于FPGA內邏輯是并行結構，所有邏輯電路同時工作。這給FPGA內邏輯正確性分析帶來了極大的困難。對于用戶邏輯輸出的正確性分析，通常只能通過物理接口輸出到外部設備或專用儀器上進行正確性分析。因此，在對FPGA內部邏輯輸出進行正確性分析之前，必須先消耗大量時間精力測試硬件外部輸出接口通信是否正確，同時還需要先確認用戶邏輯輸出接口連接的對側設備或儀器功能是否正確。另外，對于用戶邏輯內部信號的正確性分析，傳統的手段通常使用FPGA原廠提供的邏輯分析儀工具(如Xilinx公司的Chipscope工具或Intel公司的SignalTap工具)來抓取少量的內部邏輯信號進行分析。然而利用邏輯分析工具需要先判斷哪些信號可能出問題，再將該信號連接到邏輯分析工具的分析管腳上，然后重新編譯下載運行才能進行邏輯分析，可分析邏輯數據量有限且使用非常不方便。一旦發現抓取的信號對邏輯分析無價值，需重新選擇信號并重新編譯下載然后再次進行邏輯分析判斷。這就使得隨著FPGA邏輯規模不斷增大、邏輯編譯時間不斷增加，邏輯分析迭代效率不斷降低。另外，邏輯分析工具抓取邏輯信號的數量受到FPGA內部邏輯資源和存儲資源限制，只能抓取少量信號數據，且抓取信號的延時較大。邏輯分析工具抓取信號后通過EDA工具在外部計算機還原并顯示邏輯內部信號的真實狀態。邏輯正確性分析必須依靠FPGA測試工程師通過人工分析的方式去判斷，這使得邏輯正確性分析在大規模復雜邏輯測試中越來越困難。

因此，需要提供一種能夠對用戶功能邏輯的輸出信號的正確性進行高效分析的解決方案。

發明內容

有鑒于此，本發明提出了一種FPGA芯片內的測試邏輯分析單元，其能夠解決以上技術問題。

本發明的技術方案如下：

一種FPGA芯片內的測試邏輯分析單元，包括：

邏輯分析模塊，用于對被測用戶邏輯單元輸出的輸出信號或測試信號進行自動化分析，所述邏輯分析模塊包括向量緩存、周期時間表、邊沿時間表、指令執行單元、比較結果緩存以及接口時序比較單元；

PCIE模塊，用于使邏輯分析模塊與外部計算機進行通信，所述PCIE模塊包括PCIEIP單元、DMA寫接口、DMA讀接口。

根據本發明一優選實施例，所述向量緩存存儲多條向量，每條向量包括周期時間表地址、邊沿時間表地址、邊沿數據、微指令以及微指令參數，所述指令執行單元通過讀取所述向量緩存、時間周期表和邊沿時間表，在所述接口時序比較單元生成期待信號。

根據本發明一優選實施例，所述接口時序比較單元被配置為從所述用戶邏輯單元的輸出信號接口接收輸出信號，或從所述用戶邏輯單元的測試信號接口接收測試信號。

根據本發明一優選實施例，所述接口時序比較單元進一步被配置為將所述輸出信號或所述測試信號與所述期待信號進行比較，并且將比較結果存儲到所述比較結果緩存中。