[發明專利]具有子鰭電接觸的相鄰結構的環柵集成電路結構

在審

• 申請號: 202011023694.2
• 申請日: 2020-09-25
• 公開（公告）號: CN112992897A
• 公開（公告）日: 2021-06-18
• 發明（設計）人: B·古哈;W·徐;林崇勛;K·波亞;O·戈隆茨卡;T·加尼
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L29/775;H01L29/78;B82Y10/00
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 付曼;姜冰

描述了具有子鰭電接觸的相鄰結構的環柵集成電路結構。例如，集成電路結構包括半導體襯底上的半導體島。水平納米線的豎直布置在從半導體襯底伸出的鰭的上面。水平納米線的豎直布置的溝道區與鰭電隔離。鰭電耦合到半導體島。柵極堆疊在水平納米線的豎直布置上方。

技術領域

本公開的實施例在集成電路結構和處理并且特別是具有子鰭電接觸（sub-fincontact）的相鄰結構的環柵（gate-all-around）集成電路結構的領域中。

背景技術

過去幾十年，集成電路中的特征縮放（scaling）已經是半不斷發展的導體行業背后的推動力?？s放到越來越小的特征使得半導體芯片的有限基板面（real estate）上功能單元的密度能夠增加。例如，晶體管大小縮小慮及在芯片上結合數量增加的存儲器或邏輯裝置，從而使得以增加的容量制造產品。然而，對更大容量的推動并非沒有問題。優化每個裝置的性能的必要性變得日益重要。

在集成電路裝置的制造中，多柵晶體管（諸如三柵晶體管）隨著裝置尺寸不斷縮小而變得更加普遍。在常規工藝中，三柵晶體管一般在體硅（bulk silicon）襯底或絕緣體上硅襯底上制造。在一些實例中，體硅襯底由于它們的成本較低并且因為它們實現不太復雜的三柵制造工藝所以是優選的。在另一個方面，在微電子裝置尺寸縮小到低于10納米（nm）節點時維持移動性改進和短溝道控制在裝置制造中提出了挑戰。用于制造裝置的納米線提供改進的短溝道控制。

然而，縮放多柵和納米線晶體管尚不是沒有影響的。隨著微電子電路的這些基本構建塊的尺寸減小并且隨著在指定區中制造的基本構建塊的絕對（sheer）數量增加，對用于使這些構建塊圖案化的光刻工藝的約束已變成壓倒性的。特別地，在半導體堆疊中圖案化的特征的最小尺寸（臨界尺寸）與此類特征之間的間隔之間可能存在折衷。

附圖說明

圖1圖示根據本公開的實施例不具有溝道與襯底電接觸的環柵集成電路結構的環柵裝置的橫截面圖。

圖2A圖示根據本公開的實施例具有子鰭電接觸的相鄰結構的環柵集成電路結構的橫截面圖。

圖2B圖示根據本公開的實施例具有子鰭電接觸的相鄰結構的另一個環柵集成電路結構的橫截面圖。

圖3A-3F圖示根據本公開的實施例表示制造環柵集成電路結構的方法中的各種操作的橫截面圖。

圖4A-4J圖示根據本公開的實施例制造環柵集成電路結構的方法中的各種操作的橫截面圖。

圖5圖示根據本公開的實施例沿柵極線所采取的非平面集成電路結構的橫截面圖。

圖6圖示根據本公開的實施例對于非端帽架構（左手側（a））對比自對準柵極端帽（self-aligned gate endcap，SAGE）架構（右手側（b））通過納米線和鰭采取的橫截面圖。

圖7圖示根據本公開的實施例表示方法中的各種操作的橫截面圖，所述方法制造具有環柵裝置的自對準柵極端帽（SAGE）結構。

圖8A圖示根據本公開的實施例的基于納米線的集成電路結構的三維橫截面圖。

圖8B圖示根據本公開的實施例沿a-a’軸所采取的、圖8A的基于納米線的集成電路結構的橫截面源極或漏極圖。

圖8C圖示根據本公開的實施例沿b-b’軸所采取的、圖8A的基于納米線的集成電路結構的橫截面溝道圖。

圖9圖示根據本公開的實施例的一個實現的計算裝置。

圖10圖示包括本公開的一個或多個實施例的中介層。

具體實施方式