[發(fā)明專利]用于CMOS圖像傳感器的高速列級(jí)ADC電路在審
| 申請(qǐng)?zhí)枺?/td> | 202011022530.8 | 申請(qǐng)日： | 2020-09-25 |
| 公開（公告）號(hào)： | CN112153313A | 公開（公告）日： | 2020-12-29 |
| 發(fā)明（設(shè)計(jì)）人： | 馬艷;王瑞浩;田梅安;王曉瑩 | 申請(qǐng)（專利權(quán)）人： | 蘇州港芯科技有限公司 |
| 主分類號(hào)： | H04N5/378 | 分類號(hào)： | H04N5/378;H04N5/3745 |
| 代理公司： | 蘇州國誠專利代理有限公司 32293 | 代理人： | 韓鳳 |
| 地址： | 215600 江蘇省蘇州市張家港經(jīng)濟(jì)技術(shù)*** | 國省代碼： | 江蘇;32 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 用于 cmos 圖像傳感器 高速 adc 電路 | ||
1.用于CMOS圖像傳感器的高速列級(jí)ADC電路，其特征是，包括：傳感器列輸出接口電路(U1)、輸入PGA電路(U2)、高精度ADC內(nèi)核(U3)、高性能采樣開關(guān)(U4)、保持電路(U5)、比較器(U6)、FIFO電路(U7)、數(shù)據(jù)求和電路(U8)以及數(shù)字校準(zhǔn)電路(U9)；其中，所述高性能采樣開關(guān)(U4)、保持電路(U5)、比較器(U6)和FIFO電路(U7)構(gòu)成模擬信號(hào)跟蹤量化電路；
上述電路的連接關(guān)系如下：傳感器列輸出接口電路(U1)的M個(gè)輸入開關(guān)左側(cè)依次連接CMOS圖像傳感器的M列像素，M為自然數(shù)，M個(gè)輸入開關(guān)右側(cè)均連接輸入PGA電路(U2)的輸入端；輸入PGA電路(U2)輸出的輸入模擬電壓信號(hào)Vin被同時(shí)輸入到高精度ADC內(nèi)核(U3)和高性能采樣開關(guān)(U4)的模擬信號(hào)輸入端，高性能采樣開關(guān)(U4)的第一模擬信號(hào)輸出端在時(shí)鐘CK1控制下連接到比較器(U6)的正輸入端，高性能采樣開關(guān)(U4)的第二模擬信號(hào)輸出端在時(shí)鐘CK2控制下連接到保持電路(U5)的信號(hào)輸入端，保持電路(U5)的模擬信號(hào)輸出端在時(shí)鐘CK1控制下連接到比較器(U6)的負(fù)輸入端，比較器(U6)的量化輸出端連接到FIFO電路(U7)的數(shù)據(jù)輸入端，F(xiàn)IFO電路(U7)的數(shù)據(jù)輸出端連接到數(shù)據(jù)求和電路(U8)的第一數(shù)據(jù)輸入端，高精度ADC內(nèi)核(U3)的數(shù)據(jù)輸出端連接到數(shù)據(jù)求和電路(U8)的第二數(shù)據(jù)輸入端，數(shù)據(jù)求和電路(U8)的輸出數(shù)據(jù)輸入到數(shù)字校準(zhǔn)電路(U9)，經(jīng)誤差校準(zhǔn)得到整體模數(shù)轉(zhuǎn)換器的最終數(shù)字量化輸出碼；所述數(shù)字校準(zhǔn)電路(U9)輸出的校準(zhǔn)模擬電壓信號(hào)Vcal連接到高性能采樣開關(guān)(U4)的模擬信號(hào)輸入端；
所述高精度ADC內(nèi)核(U3)的采樣時(shí)鐘為Ck_ad，傳感器列輸出接口電路(U1)、輸入PGA電路(U2)、高性能采樣開關(guān)(U4)、保持電路(U5)、比較器(U6)、FIFO電路(U7)、數(shù)據(jù)求和電路(U8)以及數(shù)字校準(zhǔn)電路(U9)的控制時(shí)鐘為Ck_trac；時(shí)鐘Ck_trac的頻率是時(shí)鐘Ck_ad的M倍。
2.根據(jù)權(quán)利要求1所述的用于CMOS圖像傳感器的高速列級(jí)ADC電路，其特征是，所述傳感器列輸出接口電路(U1)中的M個(gè)開關(guān)由M個(gè)相位依次延后的時(shí)鐘進(jìn)行控制，M個(gè)控制時(shí)鐘的延遲時(shí)間T相等，T為時(shí)鐘Ck_trac對(duì)應(yīng)的時(shí)鐘周期。
3.根據(jù)權(quán)利要求1所述的用于CMOS圖像傳感器的高速列級(jí)ADC電路，其特征是，在高精度ADC內(nèi)核(U3)輸出第K個(gè)數(shù)字碼D(K)和第K+1個(gè)數(shù)字碼之間的時(shí)間內(nèi)，所述模擬信號(hào)跟蹤量化電路在時(shí)鐘Ck_trac控制下產(chǎn)生M個(gè)跟隨輸入模擬信號(hào)相對(duì)變化的量化碼d(n+1)～d(n+M)，經(jīng)數(shù)據(jù)求和電路(U8)分別和D(K)做求和運(yùn)算，得到M個(gè)精確復(fù)印輸入模擬信號(hào)變化的量化數(shù)字碼；K為自然數(shù)，n為大于2的自然數(shù)。
4.根據(jù)權(quán)利要求2所述的用于CMOS圖像傳感器的高速列級(jí)ADC電路，其特征是，所述模擬信號(hào)跟蹤量化電路的工作由3相不交疊時(shí)鐘控制：Ck0相，所述高性能采樣開關(guān)(U4)進(jìn)行電壓采樣，假設(shè)此時(shí)該開關(guān)為第n次采樣，則采樣得到電壓Vin(n)；Ck1相，所述比較器(U6)將對(duì)高性能開關(guān)采樣得到電壓Vin(n)將與保持電路(U5)前個(gè)時(shí)鐘周期保持的電壓Vin(n-1)進(jìn)行比較，比較器(U6)輸出為1，表示Vin電壓在升高，比較器(U6)輸出為0則相反；Ck2相，Vin(n)將進(jìn)入保持電路(U5)進(jìn)行保持，同時(shí)比較器(U6)輸出將進(jìn)入FIFO電路(U7)，進(jìn)行狀態(tài)保存。
5.根據(jù)權(quán)利要求1所述的用于CMOS圖像傳感器的高速列級(jí)ADC電路，其特征是，所述保持電路(U5)的工作受2相不交疊時(shí)鐘控制，并且其控制時(shí)鐘必須比高性能采樣開關(guān)(U4)的控制時(shí)鐘延遲一個(gè)Ck_trac周期。
6.根據(jù)權(quán)利要求1所述的用于CMOS圖像傳感器的高速列級(jí)ADC電路，其特征是，所述數(shù)字校準(zhǔn)電路(U9)包括：校準(zhǔn)信號(hào)產(chǎn)生電路(91)、誤差估計(jì)電路(92)、誤差糾正電路(93)和控制電路(94)；數(shù)據(jù)求和電路(U8)的輸出端連接誤差估計(jì)電路(92)和誤差糾正電路(93)的輸入端；控制電路(94)的輸出端分別連接到校準(zhǔn)信號(hào)產(chǎn)生電路(91)和誤差估計(jì)電路(92)；校準(zhǔn)信號(hào)產(chǎn)生電路(91)根據(jù)控制電路(94)的控制信號(hào)分別產(chǎn)生校準(zhǔn)模擬電壓信號(hào)Vcal和對(duì)應(yīng)的校準(zhǔn)數(shù)字信號(hào)Dcal，校準(zhǔn)模擬電壓信號(hào)Vcal連接到所述高性能采樣開關(guān)(U4)的模擬信號(hào)輸入端，校準(zhǔn)數(shù)字信號(hào)Dcal連接到誤差估計(jì)電路(92)的校準(zhǔn)信號(hào)輸入端和誤差糾正電路(93)的校準(zhǔn)信號(hào)輸入端；誤差估計(jì)電路(92)根據(jù)控制電路(94)的控制信號(hào)、數(shù)據(jù)求和電路(U8)的輸出數(shù)據(jù)Dres和校準(zhǔn)數(shù)字信號(hào)Dcal產(chǎn)生校正參數(shù)，并輸出給誤差糾正電路(93)；誤差糾正電路(93)根據(jù)所述校準(zhǔn)數(shù)字信號(hào)Dcal、校正參數(shù)以及數(shù)據(jù)求和電路(U8)的輸出數(shù)據(jù)Dres進(jìn)行校準(zhǔn)計(jì)算，得到最終的數(shù)字量化輸出碼Dout。
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息，商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于蘇州港芯科技有限公司，未經(jīng)蘇州港芯科技有限公司許可，擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作，請(qǐng)聯(lián)系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/202011022530.8/1.html，轉(zhuǎn)載請(qǐng)聲明來源鉆瓜專利網(wǎng)。
