[發明專利]FPGA芯片內的頻率可調的時鐘生成單元

在審

• 申請號: 202011021876.6
• 申請日: 2020-09-25
• 公開（公告）號: CN112165314A
• 公開（公告）日: 2021-01-01
• 發明（設計）人: 陳永;鄔剛
• 申請（專利權）人: 杭州加速科技有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135
• 代理公司: 北京市君合律師事務所 11517
• 代理人: 王再芊;畢長生

本發明公開了一種FPGA芯片內的頻率可調的時鐘生成單元。該時鐘生成單元包括：輸入選擇器，其包括時鐘使能端、輸入選擇器輸入端和輸入選擇器輸出端；查找表，其包括查找表輸入端和查找表輸出端；延時鏈，其包括延時鏈輸入端和n個延時鏈輸出端，每個延時鏈輸出端相對于延時鏈輸入端具有不同的延時；延時選擇器，其包括延時選擇端、n個延時選擇器輸入端以及延時選擇器輸出端，n個延時選擇器輸入端分別與n個延時鏈輸出端連接。本發明的時鐘生成單元利用輸入選擇器、查找表、延時鏈和延時選擇器，得到穩定的頻率可調的時鐘信號。

技術領域

本發明涉及FPGA(現場可編程邏輯門陣列)芯片領域，尤其涉及一種FPGA芯片內的頻率可調的時鐘生成單元。

背景技術

隨著半導體技術的不斷發展，FPGA芯片已逐漸在人工智能、大數據分析、云計算、網絡通信、圖像處理、機器人、芯片驗證等諸多領域得到廣泛的引用。在某些領域中，FPGA芯片甚至正在取代CPU、GPU或DSP的地位，成為主導芯片。然而，FPGA芯片的使用從硬件電路到邏輯設計都需要非常專業的技術，稍不小心就會產生嚴重錯誤，導致整個系統無法正常工作。在諸多致使FPGA芯片無法工作的因素中，因硬件設計缺陷導致FPGA內部沒有一個有效的時鐘是最常見的問題。因此，如何在現有硬件的基礎上為FPGA提供一個合適的參考時鐘成為了亟待解決的問題。

針對現有硬件FPGA缺少參考時鐘的問題，目前主要有三種解決方案。第一種解決方案為硬件改版方案。硬件改版方案通過重新設計制造FPGA硬件來給FPGA提供參考時鐘。由于此方案需要重新設計并重新制造硬件，因此方案實施時間長、成本高，而且在重新制造過程中可能會引入其他風險。第二種解決方案為硬件維修方案。硬件維修方案通過飛線等方式給FPGA提供參考時鐘，因此需要投入一定的硬件維修成本。飛線方式需要硬件板卡自身具備相應的參考時鐘源，并且FPGA專用時鐘引腳需要具備飛線引入點，兩者缺一不可。此外，在飛線過程中容易造成硬件的二次損壞，無法保證通過飛線維修引入的時鐘的可靠性。第三種解決方案利用其它與FPGA通信的接口模擬時鐘信號為FPGA提供時鐘。此方案不僅要求FPGA外部具有與FPGA通信的接口，而且要求通信接口可以模擬時鐘，與此同時模擬時鐘的引腳必須連接在FPGA時鐘專用引腳上。第三種解決方案對硬件環境的要求較高，一般無法滿足。另外，該方案也同樣無法保障時鐘的可靠性。

針對以上問題，申請人在另一篇專利申請中提出了一種FPGA芯片內的時鐘單元，其能夠穩定且可靠地在FPGA芯片內部產生固定頻率的時鐘信號。然而，在一些使用場景中，FPGA芯片需要不同頻率的時鐘信號以便滿足不同應用的需求。

因此，需要提供一種經濟且可靠的解決方案，其能夠為FPGA芯片提供頻率可調的參考時鐘。

發明內容

有鑒于此，本發明提出了一種FPGA芯片內的頻率可調的時鐘生成單元，其能夠解決以上技術問題。

本發明的技術方案如下：

一種FPGA芯片內的頻率可調時鐘生成單元，包括：

輸入選擇器，其包括時鐘使能端、輸入選擇器輸入端和輸入選擇器輸出端；

查找表，其包括查找表輸入端和查找表輸出端，所述查找表被配置為：當所述查找表輸入端為低電平時，所述查找表輸出端輸出高電平，當所述查找表輸入端為高電平時，所述查找表輸出端輸出低電平；

延時鏈，其包括延時鏈輸入端和n個延時鏈輸出端，n為正整數，每個延時鏈輸出端相對于所述延時鏈輸入端具有不同的延時；

延時選擇器，其包括延時選擇端、n個延時選擇器輸入端以及延時選擇器輸出端，所述n個延時選擇器輸入端分別與所述n個延時鏈輸出端連接，所述延時選擇器被配置為根據所述延時選擇端輸入的信號，在所述延時選擇器輸出端輸出所述n個延時選擇器輸入端中的一個的電平；