[發明專利]FPGA芯片內的頻率可調的時鐘生成單元在審
| 申請號： | 202011021876.6 | 申請日： | 2020-09-25 |
| 公開（公告）號： | CN112165314A | 公開（公告）日： | 2021-01-01 |
| 發明（設計）人： | 陳永;鄔剛 | 申請（專利權）人： | 杭州加速科技有限公司 |
| 主分類號： | H03K5/135 | 分類號： | H03K5/135 |
| 代理公司： | 北京市君合律師事務所 11517 | 代理人： | 王再芊;畢長生 |
| 地址： | 311121 浙江省杭州市余杭區*** | 國省代碼： | 浙江;33 |
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| 摘要： | |||
| 搜索關鍵詞： | fpga 芯片 頻率 可調 時鐘 生成 單元 | ||
1.一種FPGA芯片內的頻率可調的時鐘生成單元，包括：
輸入選擇器，其包括時鐘使能端、輸入選擇器輸入端和輸入選擇器輸出端；
查找表，其包括查找表輸入端和查找表輸出端，所述查找表被配置為：當所述查找表輸入端為低電平時，所述查找表輸出端輸出高電平，當所述查找表輸入端為高電平時，所述查找表輸出端輸出低電平；
延時鏈，其包括延時鏈輸入端和n個延時鏈輸出端，n為正整數，每個延時鏈輸出端相對于所述延時鏈輸入端具有不同的延時；
延時選擇器，其包括延時選擇端、n個延時選擇器輸入端以及延時選擇器輸出端，所述n個延時選擇器輸入端分別與所述n個延時鏈輸出端連接，所述延時選擇器被配置為根據所述延時選擇端輸入的信號，在所述延時選擇器輸出端輸出所述n個延時選擇器輸入端中的一個的電平；
其中，所述輸入選擇器輸入端與所述延時選擇器輸出端連接，所述輸入選擇器輸出端與所述查找表輸入端連接，所述查找表輸出端與所述延時鏈輸入端連接，所述輸入選擇器被配置為：當所述時鐘使能端為低電平時，所述輸入選擇器輸出端輸出低電平，當所述時鐘使能端為高電平時，所述輸入選擇器輸出端輸出所述輸入選擇器輸入端的電平。
2.根據權利要求1所述的時鐘生成單元，其特征在于，所述n個延時鏈輸出端中的第i個延時鏈輸出端相對于所述延時鏈輸入端具有延時DDCi，其中i為小于或等于n的正整數。
3.根據權利要求2所述的時鐘生成單元，其特征在于，所述查找表輸出端還與時鐘輸出端連接。
4.根據權利要求3所述的時鐘生成單元，其特征在于，所述查找表輸出端與所述時鐘輸出端之間連接有時鐘緩沖器。
5.根據權利要求2所述的時鐘生成單元，其特征在于，所述輸入選擇器輸出端相對于所述輸入選擇器輸入端具有輸入選擇器延時DIS，所述查找表輸出端相對于所述查找表輸入端具有查找表延時DLUT，所述延時選擇器輸出端相對于所述延時選擇器輸入端具有延時DDS，當所述延時選擇器輸出端輸出第i個延時選擇器輸入端的電平時，所述時鐘輸出端輸出的時鐘信號的周期為T＝2(DDCi+DDS+DIS+DLUT)。
6.根據權利要求5所述的時鐘生成單元，其特征在于，所述時鐘信號的頻率為f＝1/(2(DDCi+DDS+DIS+DLUT))。
7.根據權利要求6所述的時鐘生成單元，其特征在于，所述延時鏈包括串聯的n個延時單元，每個延時單元產生延時t，所述n個延時鏈輸出端分別與所述n個延時單元的輸出端連接，第i個延時鏈輸出端相對于所述延時鏈輸入端的延時DDCi＝i×t。
8.一種FPGA芯片，其特征在于，所述FPGA芯片實現根據權利要求1至7中任一項所述的時鐘生成單元。
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