[發(fā)明專利]一種測(cè)試組件及集成電路測(cè)試機(jī)

在審

• 申請(qǐng)?zhí)枺?/td>: 202011018344.7
• 申請(qǐng)日: 2020-09-24
• 公開(kāi)（公告）號(hào): CN112255527A
• 公開(kāi)（公告）日: 2021-01-22
• 發(fā)明（設(shè)計(jì)）人: 張經(jīng)祥;魏津;杜宇
• 申請(qǐng)（專利權(quán)）人: 勝達(dá)克半導(dǎo)體科技（上海）有限公司
• 主分類號(hào): G01R31/28
• 分類號(hào): G01R31/28
• 代理公司: 上海思微知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 曹廷廷

本發(fā)明提供了一種測(cè)試組件及集成電路測(cè)試機(jī)，其中，所述測(cè)試組件包括核心邏輯單元，所述核心邏輯單元根據(jù)接收的數(shù)據(jù)格式描述文件和時(shí)鐘信號(hào)輸出與所述時(shí)鐘信號(hào)的周期同步的測(cè)試信號(hào)；并可根據(jù)外部的可編程信號(hào)改寫(xiě)內(nèi)部邏輯。如此配置，產(chǎn)生了如下有益效果：1)可通過(guò)更改所述數(shù)據(jù)格式描述文件適配較小的測(cè)試任務(wù)改動(dòng)；2)可通過(guò)所述可編程信號(hào)適配較大的測(cè)試任務(wù)改動(dòng)；3)通過(guò)產(chǎn)生與所述時(shí)鐘信號(hào)的周期同步的測(cè)試信號(hào)，有助于提高多個(gè)測(cè)試組件之間的一致性，消除高通用性元件的時(shí)基精度不足的缺陷。通過(guò)上述有益效果，本發(fā)明提供的測(cè)試組件及集成電路測(cè)試機(jī)解決了現(xiàn)有技術(shù)中，集成電路測(cè)試機(jī)的測(cè)試功能固定，通用性不強(qiáng)的問(wèn)題。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種測(cè)試組件及集成電路測(cè)試機(jī)。

背景技術(shù)

請(qǐng)參考圖1，圖1是一種集成電路測(cè)試機(jī)的原理示意圖，在該集成電路測(cè)試機(jī)中，專用控制電路內(nèi)部具有測(cè)試信號(hào)的生成邏輯，當(dāng)其受到來(lái)自外部的控制信號(hào)時(shí)，會(huì)輸出初始的測(cè)試信號(hào)，并通過(guò)功能電路進(jìn)行轉(zhuǎn)換，最終完成對(duì)被測(cè)芯片的檢驗(yàn)。

在該集成電路測(cè)試機(jī)中，所述的專用控制電路，僅針對(duì)一個(gè)或者一類芯片進(jìn)行設(shè)計(jì)，當(dāng)被測(cè)芯片發(fā)生變化，或者后續(xù)所述功能電路發(fā)生變化時(shí)，該專用控制電路就無(wú)法工作，或者當(dāng)測(cè)試功能需要更新時(shí)，該專用控制電路也不能相應(yīng)地進(jìn)行改變，通用性不強(qiáng)。另一方面，該集成電路測(cè)試機(jī)上的專用控制電路的布置方式，并非獨(dú)立地設(shè)置于測(cè)試負(fù)載板的某個(gè)區(qū)域，而是與功能電路以及其他的電路混雜地布置(圖1的主要目的是為了展示該集成電路測(cè)試機(jī)的工作原理，因此單從圖中示出的內(nèi)容進(jìn)行理解，會(huì)誤認(rèn)為所述專用控制電路是獨(dú)立的布置的，但是實(shí)際并非如此)，因此當(dāng)專用控制電路也較難實(shí)現(xiàn)維修或者通過(guò)硬件替換的方式進(jìn)行更新，這就造成了整個(gè)集成電路測(cè)試機(jī)的通用性不強(qiáng)。

總之，現(xiàn)有技術(shù)中，集成電路測(cè)試機(jī)的測(cè)試功能固定，通用性不強(qiáng)。

發(fā)明內(nèi)容

本發(fā)明提供了一種測(cè)試組件及集成電路測(cè)試機(jī)，以解決現(xiàn)有技術(shù)中，集成電路測(cè)試機(jī)的測(cè)試功能固定，通用性不強(qiáng)的問(wèn)題。

為了解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種測(cè)試組件，用于集成電路測(cè)試機(jī)，所述測(cè)試組件包括通信連接的核心邏輯單元和向量?jī)?nèi)存，所述核心邏輯單元包括可編程輸入端和核心電路，所述向量?jī)?nèi)存存儲(chǔ)有被測(cè)芯片的數(shù)據(jù)格式描述文件；

所述向量?jī)?nèi)存被配置為，當(dāng)滿足預(yù)設(shè)條件時(shí)，向所述核心電路發(fā)送所述數(shù)據(jù)格式描述文件；

所述核心電路被配置為，用于接收所述數(shù)據(jù)格式描述文件和時(shí)鐘信號(hào)，并根據(jù)自身邏輯輸出與所述時(shí)鐘信號(hào)的周期同步的測(cè)試信號(hào)；

所述核心邏輯單元被配置為，用于通過(guò)可編程輸入端接收可編程信號(hào)，并根據(jù)所述可編程信號(hào)改寫(xiě)所述核心電路。

可選的，所述核心邏輯單元包括FPGA芯片，所述FPGA芯片包括所述可編程輸入端和所述核心電路。

可選的，所述測(cè)試組件還包括配置存儲(chǔ)器，所述配置存儲(chǔ)器存儲(chǔ)有核心程序并與所述可編程輸入端通信連接，所述配置存儲(chǔ)器被配置為，在所述測(cè)試組件上電后，根據(jù)自身的核心程序向所述可編程輸入端發(fā)送可編程信號(hào)，并驅(qū)使所述核心電路進(jìn)行改寫(xiě)。

可選的，所述測(cè)試組件還包括算法模擬單元，所述向量?jī)?nèi)存通過(guò)所述算法模擬單元與所述核心邏輯單元通信連接，所述算法模擬單元用于將所述數(shù)據(jù)格式描述文件的格式轉(zhuǎn)化為所述核心邏輯單元能夠解析的格式。

可選的，所述測(cè)試組件還包括數(shù)字信號(hào)處理單元，所述數(shù)字信號(hào)處理單元與所述核心邏輯單元通信連接，用于輔助所述核心邏輯單元處理數(shù)字信號(hào)運(yùn)算。

可選的，所述測(cè)試組件還包括抓取內(nèi)存，所述抓取內(nèi)存用于接收被測(cè)試芯片的輸出信號(hào)，并進(jìn)行儲(chǔ)存。